JPH04145658A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH04145658A JPH04145658A JP26989090A JP26989090A JPH04145658A JP H04145658 A JPH04145658 A JP H04145658A JP 26989090 A JP26989090 A JP 26989090A JP 26989090 A JP26989090 A JP 26989090A JP H04145658 A JPH04145658 A JP H04145658A
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- JP
- Japan
- Prior art keywords
- well
- pad
- type
- outer periphery
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 239000000758 substrate Substances 0.000 claims abstract description 10
- 238000007599 discharging Methods 0.000 claims 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 16
- 229910052782 aluminium Inorganic materials 0.000 abstract description 16
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- 229910052710 silicon Inorganic materials 0.000 abstract description 6
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- 230000000694 effects Effects 0.000 description 2
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路に関し、特に入力保護回路を
備えた半導体集積回路に関する。
備えた半導体集積回路に関する。
ＭＯ６型トランジスタを有する半導体集積回路の入力保
護回路は、トランジスタ素子タイプからウェルパンチス
ルータイプにかわってきている。
護回路は、トランジスタ素子タイプからウェルパンチス
ルータイプにかわってきている。
それは、近年になってアメリカ軍用規格（以下ＭＩＬと
記す）の静電耐圧試験法による印加電圧１０００Ｖ、２
０００Ｖ又は、日本電子工業規格（以下ＥＩＡＪ規格と
記す）の静電耐圧試験法による印加電圧２５０Ｖ、３０
０Ｖに耐えるという高い信頼度が要求されているからで
あり、今後はさら、にその要求信頼規準が高くなる。
記す）の静電耐圧試験法による印加電圧１０００Ｖ、２
０００Ｖ又は、日本電子工業規格（以下ＥＩＡＪ規格と
記す）の静電耐圧試験法による印加電圧２５０Ｖ、３０
０Ｖに耐えるという高い信頼度が要求されているからで
あり、今後はさら、にその要求信頼規準が高くなる。
従来のウェルパンチスルータイプの入力保護回路は、ウ
ェルがパッドの引き出し部のみに付加している為、ＭＩ
Ｌの静電耐圧試験法の印加電圧３０００．４０００Ｖや
、ＥＩＡＪの静電耐圧試験法による印加電圧４００，５
００Ｖの高電圧に対しては入力保護回路の放電電流容量
が不十分であった。
ェルがパッドの引き出し部のみに付加している為、ＭＩ
Ｌの静電耐圧試験法の印加電圧３０００．４０００Ｖや
、ＥＩＡＪの静電耐圧試験法による印加電圧４００，５
００Ｖの高電圧に対しては入力保護回路の放電電流容量
が不十分であった。
第２図は従来の半導体集積回路の入力保護回路の−例を
示す平面図である。Ｐ型シリコン基板上のアルミニウム
パッド８は、アルミニウム引出線１１を介して、Ｎ＋型
型数散層１２接続されその下には、深いＮ型ウェル１４
が設けられている。
示す平面図である。Ｐ型シリコン基板上のアルミニウム
パッド８は、アルミニウム引出線１１を介して、Ｎ＋型
型数散層１２接続されその下には、深いＮ型ウェル１４
が設けられている。
又、Ｎ型ウェル１４の対向部には、深いＮ型ウェル１５
があり、その上にＮ＋型型数散層１６あり、それを介し
て固定された基板又はＧＮＤ電位に接続されるアルミニ
ウム配線９が設けられている。
があり、その上にＮ＋型型数散層１６あり、それを介し
て固定された基板又はＧＮＤ電位に接続されるアルミニ
ウム配線９が設けられている。
アルミニウムバッド８にサージ電圧がかかるとＮ型ウェ
ル１４とＮ型ウェル１５との間で空乏層が発生し、電流
がアルミニウム配線９を通って放出される。
ル１４とＮ型ウェル１５との間で空乏層が発生し、電流
がアルミニウム配線９を通って放出される。
上述した従来のＭＯＳ型集積回路はパンチスルー電流を
逃がすＮ型ウェル１４，１５の対向部の面積が小さく、
放電能力が不充分であった。
逃がすＮ型ウェル１４，１５の対向部の面積が小さく、
放電能力が不充分であった。
又放電電流能力を上げる為、Ｎ型ウェル１４゜１５の対
向部を広げようとすると、ＩＣペレットの寸法が増大す
るという問題点があった。
向部を広げようとすると、ＩＣペレットの寸法が増大す
るという問題点があった。
本発明の半導体集積回路は、−導電型半導体基板上に形
成したフィールド絶縁膜上に設けて内部回路に接続する
入力端子用パッドと、前記パッドの周囲を取囲んで設け
且つ前記パッドの外縁部と電気的に接続する逆導電型の
第１のウェルと、前記第１のウェルの外周に近接して設
けた逆導電型の第２のウェルと、前記第２のウェルに接
続して前記パッドに印加されたサージ電圧を放電させる
ための固定電位に設定する電極配線とを有する６〔実施
例〕 次に、本発明について図面を参照して説明する。
成したフィールド絶縁膜上に設けて内部回路に接続する
入力端子用パッドと、前記パッドの周囲を取囲んで設け
且つ前記パッドの外縁部と電気的に接続する逆導電型の
第１のウェルと、前記第１のウェルの外周に近接して設
けた逆導電型の第２のウェルと、前記第２のウェルに接
続して前記パッドに印加されたサージ電圧を放電させる
ための固定電位に設定する電極配線とを有する６〔実施
例〕 次に、本発明について図面を参照して説明する。
第１図（ａ）、（ｂ）は本発明の一実施例を示す平面図
及びＡ−Ａ’線断面拡大図である。
及びＡ−Ａ’線断面拡大図である。
第１図（ａ＞、（ｂ）に示すように、Ｐ型シリコン基板
ｌの上に選択的に設けたフィールド酸化膜２と、フィー
ルド酸化膜２の上に設けたパッド形成領域を取囲んでＰ
型シリコン基板１内に設けたＮ型ウェル３と、引出線形
成領域以外のＮ型ウェル３の外周に隣接してＰ型シリコ
ン基板ｌに設けたＮ型ウェル４と、Ｎ型ウェル３，４の
夫々に設けたＮ＋型型数散層５６と、Ｎ＋型型数散層５
６を含む表面に設けた眉間絶縁膜７と、Ｎ型ウェル３で
取囲まれた領域上の眉間絶縁膜７の上に設けてＮ＋型型
数散層５上の眉間絶縁膜７に設けた複数のコンタクト孔
１３を介してＮ＋型型数散層５周縁部を接続したアルミ
ニウムバッド８と、Ｎ＋型型数散層６上眉間絶縁膜７に
設けた複数のコンタクト孔１３を介してＮ＋型型数散層
６接続し且つ基板電位又はＧＮＤ等の固定電位に接続す
るアルミニウム配線９と、アルミニウムバッド８に接続
したアルミニウム引出線１１に接続し内部回路に接続す
るＮ型拡散層１２とを有して構成される。
ｌの上に選択的に設けたフィールド酸化膜２と、フィー
ルド酸化膜２の上に設けたパッド形成領域を取囲んでＰ
型シリコン基板１内に設けたＮ型ウェル３と、引出線形
成領域以外のＮ型ウェル３の外周に隣接してＰ型シリコ
ン基板ｌに設けたＮ型ウェル４と、Ｎ型ウェル３，４の
夫々に設けたＮ＋型型数散層５６と、Ｎ＋型型数散層５
６を含む表面に設けた眉間絶縁膜７と、Ｎ型ウェル３で
取囲まれた領域上の眉間絶縁膜７の上に設けてＮ＋型型
数散層５上の眉間絶縁膜７に設けた複数のコンタクト孔
１３を介してＮ＋型型数散層５周縁部を接続したアルミ
ニウムバッド８と、Ｎ＋型型数散層６上眉間絶縁膜７に
設けた複数のコンタクト孔１３を介してＮ＋型型数散層
６接続し且つ基板電位又はＧＮＤ等の固定電位に接続す
るアルミニウム配線９と、アルミニウムバッド８に接続
したアルミニウム引出線１１に接続し内部回路に接続す
るＮ型拡散層１２とを有して構成される。
アルミニウムバッド８にサージ電圧が印加された場合、
アルミニウムバッド８に接続されたＮ型ウェル３の空乏
層が広がり、対向するＮ型ウェル４の空乏層と接触して
バンチスルーを起しアルミニウム配線９を介して放電さ
れる。
アルミニウムバッド８に接続されたＮ型ウェル３の空乏
層が広がり、対向するＮ型ウェル４の空乏層と接触して
バンチスルーを起しアルミニウム配線９を介して放電さ
れる。
ここで、Ｎ型ウェル３，４はアルミニウムバッド８の外
周に形成されているなめ、チップ面積の増加を最小限に
して対向部の面積を広げることができ、放電能力を向上
できる利点がある。
周に形成されているなめ、チップ面積の増加を最小限に
して対向部の面積を広げることができ、放電能力を向上
できる利点がある。
以上説明したように本発明は、入力端のパッドの周囲に
設けてパッドと接続する第１のウェルと、第１のウェル
の外周に設けて固定電位に接続する第２のウェルを設け
ることによりＩＣペレットの面積の増加を最小限にとど
めた状態で入力保護回路の放電能力を向上でき、信頼性
の高いＭＯＳ型集積回路を実現できるという効果を有す
る。
設けてパッドと接続する第１のウェルと、第１のウェル
の外周に設けて固定電位に接続する第２のウェルを設け
ることによりＩＣペレットの面積の増加を最小限にとど
めた状態で入力保護回路の放電能力を向上でき、信頼性
の高いＭＯＳ型集積回路を実現できるという効果を有す
る。
第１図（ａ＞、（ｂ）は、本発明の一実施例を示す平面
図及びＡ−Ａ’線断面拡大図、第２図は、従来の半導体
集積回路の入力保護回路の一例を示す平面図である。 １・・・Ｐ型シリコン基板、２・・・フィールド酸化膜
、３，４・・・Ｎ型ウェル、５，６・・・Ｎ＋型型数散
層７・・・層間絶縁膜、８・・・アルミニウムパッド、
９・・・アルミニウム配線、１０・・・保護膜、１１・
・・アルミニウム引出線、１２・・・Ｎ型拡散層、１３
・・・コンタクト孔、１４．１５・・・Ｎ型ウェル、１
６・・・Ｎ＋型型数散層
図及びＡ−Ａ’線断面拡大図、第２図は、従来の半導体
集積回路の入力保護回路の一例を示す平面図である。 １・・・Ｐ型シリコン基板、２・・・フィールド酸化膜
、３，４・・・Ｎ型ウェル、５，６・・・Ｎ＋型型数散
層７・・・層間絶縁膜、８・・・アルミニウムパッド、
９・・・アルミニウム配線、１０・・・保護膜、１１・
・・アルミニウム引出線、１２・・・Ｎ型拡散層、１３
・・・コンタクト孔、１４．１５・・・Ｎ型ウェル、１
６・・・Ｎ＋型型数散層
Claims (1)
- 一導電型半導体基板上に形成したフィールド絶縁膜上
に設けて内部回路に接続する入力端子用パッドと、前記
パッドの周囲を取囲んで設け且つ前記パッドの外縁部と
電気的に接続する逆導電型の第１のウェルと、前記第１
のウェルの外周に近接して設けた逆導電型の第２のウェ
ルと、前記第２のウェルに接続して前記パッドに印加さ
れたサージ電圧を放電させるための固定電位に設定する
電極配線とを有することを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26989090A JPH04145658A (ja) | 1990-10-08 | 1990-10-08 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26989090A JPH04145658A (ja) | 1990-10-08 | 1990-10-08 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04145658A true JPH04145658A (ja) | 1992-05-19 |
Family
ID=17478644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26989090A Pending JPH04145658A (ja) | 1990-10-08 | 1990-10-08 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04145658A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002313947A (ja) * | 2001-04-12 | 2002-10-25 | Fuji Electric Co Ltd | 半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61295651A (ja) * | 1985-06-24 | 1986-12-26 | Mitsubishi Electric Corp | 半導体入力保護装置 |
| JPS63291470A (ja) * | 1987-05-23 | 1988-11-29 | Ricoh Co Ltd | 半導体集積回路装置の保護回路 |
-
1990
- 1990-10-08 JP JP26989090A patent/JPH04145658A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61295651A (ja) * | 1985-06-24 | 1986-12-26 | Mitsubishi Electric Corp | 半導体入力保護装置 |
| JPS63291470A (ja) * | 1987-05-23 | 1988-11-29 | Ricoh Co Ltd | 半導体集積回路装置の保護回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002313947A (ja) * | 2001-04-12 | 2002-10-25 | Fuji Electric Co Ltd | 半導体装置 |
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