JPH04146591A - 半導体記憶回路装置 - Google Patents
半導体記憶回路装置Info
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- JPH04146591A JPH04146591A JP2268931A JP26893190A JPH04146591A JP H04146591 A JPH04146591 A JP H04146591A JP 2268931 A JP2268931 A JP 2268931A JP 26893190 A JP26893190 A JP 26893190A JP H04146591 A JPH04146591 A JP H04146591A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶回路装置に関し、特にプリチャージ
回路を用いずにデータの書込み、読出しを行う構成の半
導体記憶回路装置に関する。
回路を用いずにデータの書込み、読出しを行う構成の半
導体記憶回路装置に関する。
従来この種の半導体記憶回路装置は、第３図に示すよう
に、２つのインバータで形成され第１及び第２の入出力
端をもつ記憶素子部１１、一端をこの記憶素子部１１の
第１及び第２の入出力端とそれぞれ対応して接続し、対
応する書込み選択制御信号（ＷＳＣＩ、ＷＳｅ２）によ
りオン・オフするトランスファゲートＴｌｌ、Ｔ１２、
一端をこれらトラレスファゲートＴｌｌ、Ｔ１２の他端
とそれぞれ対応して接続し対応する書込みアドレス信号
（ＷＡ １ ）によりオン・オフするトランスファゲー
トＴｌ、Ｔ２、入力端を記憶素子部１１の一方の入出力
端と接続するインバータＩＶＩ、並びに一端をインバー
タＩＶＩの出力端と接続し対応する読出しアドレス信号
（ＲＡＩ）によりオン・オフするトランスファゲートＴ
３をそれぞれ備えた複数のメモリセル（ＭＣＩ Ｂ 、
ＭＣ２ｍ ）を備えたメモリセルアレイＩＢと、対応
する書込みアドレス信号（ＷＡ １ ）をそれぞれ伝達
する複数の書込アドレス線（ＷＡＬＬ）と、対応する読
出しアドレス信号（ＲＡＩ）をそれぞれ伝達する複数の
読出しアドレス線（ＲＡＬＩ）と、対応するメモリセル
（ＭＣ１ａ 、 ＭＣ２ｍ ）のトランスファゲートＴ
ｌ、Ｔ２の他端とそれぞれ対応して接続する第１及び第
２の書込みデータ線（ＷＤＬＩＡ 、 ＷＤＬ ｌａ
、 ＷＤＬ２Ａ 、 ＷＤＬ２Ｂ ）をそれぞれ備えた
複数の書込みデータ線対と、対応するメモリセル（ＭＣ
１Ｂ 、 ＭＣ２ｍ ）のトランスファゲートＴ３の他
端とそれぞれ接続する複数の読出しデータ線（ＲＤＬＩ
、ＲＤＬ２）と、バッファＢ２及びインバータＩＶ５を
備え入力された書込みデータＤＴＷの反転及び非反転の
データを出力する書込み回路２Ｂと、論理ゲート（Ｇ１
、Ｇ２）、及びバッファ（Ｂ３．Ｂ４）を備え、書込み
制御信号ＷＥが能動レベルのとき書込み選択信号（ＷＳ
Ｉ、ＷＳ２＞により複数の書込みデータ線対（ＷＤ Ｌ
１＾、 ＷＤ Ｌ １ ａ 、 ＷＤ Ｌ２Ａ 、
ＷＤ Ｌ ２Ｂ ）の所定のものを選択しこの選択され
た書込みデータ線対に書込みデータＤＴＷの反転及び非
反転のデータを伝達する書込み選択回路３Ｂと、バッフ
ァＢ１及びトランスファゲート（Ｔ４．Ｔ５）を備え、
読出し選択信号（ＲＳｌ、Ｒ５２）により複数の読出し
データ線（ＲＤＬｌ、ＲＤＬ２）のうちの所定のものを
選択しこの選択された読出しデータ線のデータを読出し
データ出力端子ＴＲへ伝達する読出し選択回路４とを有
する構成となっていた。
に、２つのインバータで形成され第１及び第２の入出力
端をもつ記憶素子部１１、一端をこの記憶素子部１１の
第１及び第２の入出力端とそれぞれ対応して接続し、対
応する書込み選択制御信号（ＷＳＣＩ、ＷＳｅ２）によ
りオン・オフするトランスファゲートＴｌｌ、Ｔ１２、
一端をこれらトラレスファゲートＴｌｌ、Ｔ１２の他端
とそれぞれ対応して接続し対応する書込みアドレス信号
（ＷＡ １ ）によりオン・オフするトランスファゲー
トＴｌ、Ｔ２、入力端を記憶素子部１１の一方の入出力
端と接続するインバータＩＶＩ、並びに一端をインバー
タＩＶＩの出力端と接続し対応する読出しアドレス信号
（ＲＡＩ）によりオン・オフするトランスファゲートＴ
３をそれぞれ備えた複数のメモリセル（ＭＣＩ Ｂ 、
ＭＣ２ｍ ）を備えたメモリセルアレイＩＢと、対応
する書込みアドレス信号（ＷＡ １ ）をそれぞれ伝達
する複数の書込アドレス線（ＷＡＬＬ）と、対応する読
出しアドレス信号（ＲＡＩ）をそれぞれ伝達する複数の
読出しアドレス線（ＲＡＬＩ）と、対応するメモリセル
（ＭＣ１ａ 、 ＭＣ２ｍ ）のトランスファゲートＴ
ｌ、Ｔ２の他端とそれぞれ対応して接続する第１及び第
２の書込みデータ線（ＷＤＬＩＡ 、 ＷＤＬ ｌａ
、 ＷＤＬ２Ａ 、 ＷＤＬ２Ｂ ）をそれぞれ備えた
複数の書込みデータ線対と、対応するメモリセル（ＭＣ
１Ｂ 、 ＭＣ２ｍ ）のトランスファゲートＴ３の他
端とそれぞれ接続する複数の読出しデータ線（ＲＤＬＩ
、ＲＤＬ２）と、バッファＢ２及びインバータＩＶ５を
備え入力された書込みデータＤＴＷの反転及び非反転の
データを出力する書込み回路２Ｂと、論理ゲート（Ｇ１
、Ｇ２）、及びバッファ（Ｂ３．Ｂ４）を備え、書込み
制御信号ＷＥが能動レベルのとき書込み選択信号（ＷＳ
Ｉ、ＷＳ２＞により複数の書込みデータ線対（ＷＤ Ｌ
１＾、 ＷＤ Ｌ １ ａ 、 ＷＤ Ｌ２Ａ 、
ＷＤ Ｌ ２Ｂ ）の所定のものを選択しこの選択され
た書込みデータ線対に書込みデータＤＴＷの反転及び非
反転のデータを伝達する書込み選択回路３Ｂと、バッフ
ァＢ１及びトランスファゲート（Ｔ４．Ｔ５）を備え、
読出し選択信号（ＲＳｌ、Ｒ５２）により複数の読出し
データ線（ＲＤＬｌ、ＲＤＬ２）のうちの所定のものを
選択しこの選択された読出しデータ線のデータを読出し
データ出力端子ＴＲへ伝達する読出し選択回路４とを有
する構成となっていた。
次に、この半導体記憶装置の動作について説明する。
書込み期間において、共通のアドレス線（ＷＡＬＬ）に
接続された一連のメモリセル（ＭＣ１ａ 、 ＭＣ２ｍ
）の中で選択されたメモリセルの書込み選択制御信号
（ＷＳＣＩ、ＷＳＩ２のうちの１つ）能動レベルとなり
、このメモリセルのみが書込み選択制御信号に制御され
たトランスファゲートＴｌｌ、Ｔ１２と書込みアドレス
信号（ＷＡ １ ’）に制御されたトランスファゲート
Ｔｌ、Ｔ２がオン状態となり、書込みデータ線対（ＷＤ
ＬＩＡ 、ＷＤＬｌａ 、ＷＤＬ２Ａ 、ＷＤＬ２Ｂの
一方）のデータが書込まれる０選択されていないメモリ
セルは書込み選択制御信号に制御されたトランスファゲ
ートＴｌｌ、Ｔ１２がオフ状態のため、書込みデータ線
対から切断され、書込みアドレス信号（ＷＡ １ ’）
に制御されるトランスファゲートＴ１．Ｔ２がオン状態
となってもメモリセルの内容はそのまま保持される。
接続された一連のメモリセル（ＭＣ１ａ 、 ＭＣ２ｍ
）の中で選択されたメモリセルの書込み選択制御信号
（ＷＳＣＩ、ＷＳＩ２のうちの１つ）能動レベルとなり
、このメモリセルのみが書込み選択制御信号に制御され
たトランスファゲートＴｌｌ、Ｔ１２と書込みアドレス
信号（ＷＡ １ ’）に制御されたトランスファゲート
Ｔｌ、Ｔ２がオン状態となり、書込みデータ線対（ＷＤ
ＬＩＡ 、ＷＤＬｌａ 、ＷＤＬ２Ａ 、ＷＤＬ２Ｂの
一方）のデータが書込まれる０選択されていないメモリ
セルは書込み選択制御信号に制御されたトランスファゲ
ートＴｌｌ、Ｔ１２がオフ状態のため、書込みデータ線
対から切断され、書込みアドレス信号（ＷＡ １ ’）
に制御されるトランスファゲートＴ１．Ｔ２がオン状態
となってもメモリセルの内容はそのまま保持される。
読出し期間においては、このメモリセル（ＭＣＩＢ 、
ＭＣ２ｍ ）の構成上、読出しデータ線（ＲＤＬＩ、Ｒ
ＤＬ２）の状態に関わらずメモリセル（ＭＣ１ａ 、
ＭＣ２ａ ）の内容は影響を受けず、そのまま保持され
、選択されたメモリセルの内容が出力される６ 〔発明が解決ｊ２ようとする課題〕 上述した従来の半導体記憶回路装置は、メモリセル（Ｍ
Ｃ１ｓ 、 ＭＣ２ｓ ）の中に書込み選択制御信号（
ＷＳＣ１、ＷＳＣ２）に制御されるトランスファゲート
Ｔｌｌ、Ｔ１．２と、書込みアドレス信号（ＷＡＩ）に
制御されるトランスファゲートＴｌ、Ｔ２が必要となる
ので、メモリセル（ＭＣ１ｓ 、 ＭＣ２ｍ ）の面積
が大きくなり、大容量化、高集積化が困難であるという
欠点があり、またこれら２段のゲート素子を介して書込
みデータ線対（Ｗ Ｄ Ｌ Ｉ Ａ 、 Ｗ Ｄ Ｌ
Ｉ Ｂ 、 Ｗ Ｄ Ｌ２Ａ、ＷＤＬ２Ｂ ）のデータ
が記憶素子部１１伝達されるため、動作が遅くなり、書
込みマージンが悪化するという欠点とがあった。
ＭＣ２ｍ ）の構成上、読出しデータ線（ＲＤＬＩ、Ｒ
ＤＬ２）の状態に関わらずメモリセル（ＭＣ１ａ 、
ＭＣ２ａ ）の内容は影響を受けず、そのまま保持され
、選択されたメモリセルの内容が出力される６ 〔発明が解決ｊ２ようとする課題〕 上述した従来の半導体記憶回路装置は、メモリセル（Ｍ
Ｃ１ｓ 、 ＭＣ２ｓ ）の中に書込み選択制御信号（
ＷＳＣ１、ＷＳＣ２）に制御されるトランスファゲート
Ｔｌｌ、Ｔ１．２と、書込みアドレス信号（ＷＡＩ）に
制御されるトランスファゲートＴｌ、Ｔ２が必要となる
ので、メモリセル（ＭＣ１ｓ 、 ＭＣ２ｍ ）の面積
が大きくなり、大容量化、高集積化が困難であるという
欠点があり、またこれら２段のゲート素子を介して書込
みデータ線対（Ｗ Ｄ Ｌ Ｉ Ａ 、 Ｗ Ｄ Ｌ
Ｉ Ｂ 、 Ｗ Ｄ Ｌ２Ａ、ＷＤＬ２Ｂ ）のデータ
が記憶素子部１１伝達されるため、動作が遅くなり、書
込みマージンが悪化するという欠点とがあった。
本発明の目的は、大容量化、高集積化が容易となり、か
つ動作速度を速くして書込みマージンを改善することが
できる半導体記憶回路装置を提供することにある。
つ動作速度を速くして書込みマージンを改善することが
できる半導体記憶回路装置を提供することにある。
本発明の半導体記憶回路装置は、第１及び第２の入出力
端をもつ記憶素子部、一端を前記第１及び第２の入出力
端とそれぞれ対応して接続し対応する書込みアドレス信
号によりオン・オフする第１及び第２のトランスファゲ
ート、入力端を前記記憶素子部の第１及び第２の入出力
端の一方と接続するインバータ、並びに一端を前記イン
バータの出力端と接続し対応する読出しアドレス信号に
よりオン・オフする第３のトランスファゲートをそれぞ
れ備えた複数のメモリセルを備えたメモリセルアレイと
、前記対応する書込みアドレス信号をそれぞれ伝達する
複数の書込みアドレス線と、前記対応する読出しアドレ
ス信号をそれぞれ伝達する複数の読出Ｉ−アドレス線と
、対応する前記メモリセルの第１及び第２のトランスフ
ァゲートの他端とそれぞれ対応して接続する第１．及び
第２の書込みデータ線をそれぞれ備えた複数の書込みデ
ータ線対と、対応する前記メモリセルの第３のトランス
ファゲートの他端とそれぞれ接続する複数の読出しデー
タ線と、入力された書込みデータの反転及び非反転のデ
ータを出力する書込み回路と、書込み選択信号により前
記複数の書込みデータ線対の所定のものを選択しこの選
択された書込みデータ線対に前記書込みデータの反転及
び非反転のデータを伝達する書込み選択回路と、読出し
選択信号により前記複数の続出しデータ線のうちの所定
のものを選択しこの選択された読出しデータ線のデータ
を読出しデータ出力端子へ伝達する読出し選択回路とを
有している。
端をもつ記憶素子部、一端を前記第１及び第２の入出力
端とそれぞれ対応して接続し対応する書込みアドレス信
号によりオン・オフする第１及び第２のトランスファゲ
ート、入力端を前記記憶素子部の第１及び第２の入出力
端の一方と接続するインバータ、並びに一端を前記イン
バータの出力端と接続し対応する読出しアドレス信号に
よりオン・オフする第３のトランスファゲートをそれぞ
れ備えた複数のメモリセルを備えたメモリセルアレイと
、前記対応する書込みアドレス信号をそれぞれ伝達する
複数の書込みアドレス線と、前記対応する読出しアドレ
ス信号をそれぞれ伝達する複数の読出Ｉ−アドレス線と
、対応する前記メモリセルの第１及び第２のトランスフ
ァゲートの他端とそれぞれ対応して接続する第１．及び
第２の書込みデータ線をそれぞれ備えた複数の書込みデ
ータ線対と、対応する前記メモリセルの第３のトランス
ファゲートの他端とそれぞれ接続する複数の読出しデー
タ線と、入力された書込みデータの反転及び非反転のデ
ータを出力する書込み回路と、書込み選択信号により前
記複数の書込みデータ線対の所定のものを選択しこの選
択された書込みデータ線対に前記書込みデータの反転及
び非反転のデータを伝達する書込み選択回路と、読出し
選択信号により前記複数の続出しデータ線のうちの所定
のものを選択しこの選択された読出しデータ線のデータ
を読出しデータ出力端子へ伝達する読出し選択回路とを
有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を示す回路図である。
この実施例は、２つのインバータで形成され第１及び第
２の入出力端をもつ記憶素子部１１１、端を第１及び第
２の入出力端とそれぞれ対応して接続し対応する書込み
アドレス信号（ＷＡ １ ）によりオン・オフする第１
及び第２のトランスファゲートＴｌ、Ｔ２、入力端を記
憶素子部１１の第１、及び第２の入出力端の一方と接続
するインバータＩＶＩ、並びに一端をインバータＩＶＩ
の出力端と接続し、対応する読出しアドレス信号（ＲＡ
ｌ）によりオン・オフする第３のトランスファゲートＴ
３をそれぞれ備えた複数のメモリセル（ＭＣ１，ＭＣ２
）を備えたメモリセルアレイ１と、対応する書込みアド
レス信号（ＷＡ １ ’）をそれぞれ伝達する複数の書
込みアドレス線（ＷＡＬＬ）と、対応する読出しアドレ
ス信号（ＲＡＩ）をそれぞれ伝達する複数の読出しアド
レス線（ＲＡＬ］）と、対応するメモリセル（ＭＣＩ、
ＭＣ２）の第１及び第２のトランスファゲートＴ１．Ｔ
２の他端とそれぞれ対応して接続する第１及び第２の書
込みデータ線（ＷＤＬＩ＾、ＷＤＬｌａ、ＷＤＬ２＾、
ＷＤ Ｌ ２ Ｂ ）をそれぞれ備えた複数の書込み
データ線対と、対応するメモリセル（ＭＣ１、ＭＣ２）
の第３のトランスファゲートＴ３の他端とそれぞれ接続
する複数の読出しデータ線（ＲＤＬＩ、ＲＤＬ２）と、
インバータ（ＩＶ２〜ＩＶ４）を備え、入力された書込
みデータＤＴＷの反転及び非反転のデータを出力する書
込み回路２と、書込み制御信号ＷＥが能動レベルのとき
対応する書込み選択信号（ＷＳＩ、ＷＳ２）を出力端へ
伝達する複数の第１の論理ゲート（Ｇｌ、Ｇ２）と、こ
れら第１の論理ゲート（Ｇｌ、Ｇ２）の出力信号が能動
レベルのとき書込みデータＤＴＷの反転及び非反転のデ
ータを対応する書込みデータ線対（ＷＤＬＩＡ 、ＷＤ
ＬｉＢ、ＷＤＬ２Ａ 、ＷＤＬ２ｍ ）へ伝達する複数
の第２の論理ゲート（０３〜Ｇ６）とを備え、書込み選
択信号（ＷＳＩ、ＷＳ２）により複数の書込みデータ線
対の所定のものを選択しこの選択された書込みデータ線
対に書込みデータＤＴＷの反転及び非反転のデータを伝
達する書込み選択回路３と、バッファＢ１及びトランス
ファゲート（Ｔ４．Ｔ５）を備え、読出し選択信号（Ｒ
Ｓｌ、Ｒ５２）により複数の読出しデータ線（ＲＤＬｌ
、ＲＤＬ２）のうち所定のものを選択しこの選択された
読出しデータ線のデータを読出しデータ出力端子ＴＲへ
伝達する読出し選択回路４とを有する構成となっている
。
２の入出力端をもつ記憶素子部１１１、端を第１及び第
２の入出力端とそれぞれ対応して接続し対応する書込み
アドレス信号（ＷＡ １ ）によりオン・オフする第１
及び第２のトランスファゲートＴｌ、Ｔ２、入力端を記
憶素子部１１の第１、及び第２の入出力端の一方と接続
するインバータＩＶＩ、並びに一端をインバータＩＶＩ
の出力端と接続し、対応する読出しアドレス信号（ＲＡ
ｌ）によりオン・オフする第３のトランスファゲートＴ
３をそれぞれ備えた複数のメモリセル（ＭＣ１，ＭＣ２
）を備えたメモリセルアレイ１と、対応する書込みアド
レス信号（ＷＡ １ ’）をそれぞれ伝達する複数の書
込みアドレス線（ＷＡＬＬ）と、対応する読出しアドレ
ス信号（ＲＡＩ）をそれぞれ伝達する複数の読出しアド
レス線（ＲＡＬ］）と、対応するメモリセル（ＭＣＩ、
ＭＣ２）の第１及び第２のトランスファゲートＴ１．Ｔ
２の他端とそれぞれ対応して接続する第１及び第２の書
込みデータ線（ＷＤＬＩ＾、ＷＤＬｌａ、ＷＤＬ２＾、
ＷＤ Ｌ ２ Ｂ ）をそれぞれ備えた複数の書込み
データ線対と、対応するメモリセル（ＭＣ１、ＭＣ２）
の第３のトランスファゲートＴ３の他端とそれぞれ接続
する複数の読出しデータ線（ＲＤＬＩ、ＲＤＬ２）と、
インバータ（ＩＶ２〜ＩＶ４）を備え、入力された書込
みデータＤＴＷの反転及び非反転のデータを出力する書
込み回路２と、書込み制御信号ＷＥが能動レベルのとき
対応する書込み選択信号（ＷＳＩ、ＷＳ２）を出力端へ
伝達する複数の第１の論理ゲート（Ｇｌ、Ｇ２）と、こ
れら第１の論理ゲート（Ｇｌ、Ｇ２）の出力信号が能動
レベルのとき書込みデータＤＴＷの反転及び非反転のデ
ータを対応する書込みデータ線対（ＷＤＬＩＡ 、ＷＤ
ＬｉＢ、ＷＤＬ２Ａ 、ＷＤＬ２ｍ ）へ伝達する複数
の第２の論理ゲート（０３〜Ｇ６）とを備え、書込み選
択信号（ＷＳＩ、ＷＳ２）により複数の書込みデータ線
対の所定のものを選択しこの選択された書込みデータ線
対に書込みデータＤＴＷの反転及び非反転のデータを伝
達する書込み選択回路３と、バッファＢ１及びトランス
ファゲート（Ｔ４．Ｔ５）を備え、読出し選択信号（Ｒ
Ｓｌ、Ｒ５２）により複数の読出しデータ線（ＲＤＬｌ
、ＲＤＬ２）のうち所定のものを選択しこの選択された
読出しデータ線のデータを読出しデータ出力端子ＴＲへ
伝達する読出し選択回路４とを有する構成となっている
。
次に、この実施例の動作について説明する。
書込み期間において、まず書込むべきメモリセル（ＭＣ
Ｉ、ＭＣ２）を選択する書込み選択信号（ＷＳＩ、ＷＳ
２）と書込み制御信号ＷＥとのＡＮＤ信号を発生し、次
にこのＡＮＤ信号と書込みデータＤＴＷの反転及び非反
転のデータとＮＡＮＤＡＮＤ信号して各メモリセル（Ｍ
ＣＩ 。
Ｉ、ＭＣ２）を選択する書込み選択信号（ＷＳＩ、ＷＳ
２）と書込み制御信号ＷＥとのＡＮＤ信号を発生し、次
にこのＡＮＤ信号と書込みデータＤＴＷの反転及び非反
転のデータとＮＡＮＤＡＮＤ信号して各メモリセル（Ｍ
ＣＩ 。
ＭＣ２）に接続された書込みデータ線対（ＷＤ ＬＩＡ
、 ＷＤＬ １Ｂ 、ＷＤＬ２Ａ 、 ＷＤＬ２Ｂ
）に送る。
、 ＷＤＬ １Ｂ 、ＷＤＬ２Ａ 、 ＷＤＬ２Ｂ
）に送る。
従って、書込み選択信号ＷＳＩを能動レベルとすると、
共通の書込みアドレス線ＷＡＬＩを持つメモリセルＭＣ
Ｉ、ＭＣ２の書込みアドレス信号ＷＡＬＬを持つメモリ
セルＭＣＩ、ＭＣ２の書込みアドレス信号ＷＡＩに制御
される論理ゲートＴＩ、Ｔ２がオン状態の時、書込むべ
きメモリセルＮＣＩの書込みデータ線対（ＷＤ Ｌ Ｉ
Ａ 、 ＷＤＬｌｍ）から書込みデータが送られ、記
憶内容が書き換えられるのに対し、非能動レベルの書込
み選択信号ＷＳ２により非選択状態のメモリセルＭＣ２
の書込みデータ線対（Ｗ Ｄ Ｌ ２ Ａ Ｗ Ｄ
Ｌ２Ｂ＞は高レベル状態であるので、その記憶内容はそ
のまま保持される。
共通の書込みアドレス線ＷＡＬＩを持つメモリセルＭＣ
Ｉ、ＭＣ２の書込みアドレス信号ＷＡＬＬを持つメモリ
セルＭＣＩ、ＭＣ２の書込みアドレス信号ＷＡＩに制御
される論理ゲートＴＩ、Ｔ２がオン状態の時、書込むべ
きメモリセルＮＣＩの書込みデータ線対（ＷＤ Ｌ Ｉ
Ａ 、 ＷＤＬｌｍ）から書込みデータが送られ、記
憶内容が書き換えられるのに対し、非能動レベルの書込
み選択信号ＷＳ２により非選択状態のメモリセルＭＣ２
の書込みデータ線対（Ｗ Ｄ Ｌ ２ Ａ Ｗ Ｄ
Ｌ２Ｂ＞は高レベル状態であるので、その記憶内容はそ
のまま保持される。
この実施例においては、各メモリセル（ＭＣ１、ＭＣ２
）に比較し２個少なくなっているので、各メモリセルの
面積を小さく（１０％程度）でき、大容量化、高集積化
が容易となる。また、書込みデータ線対（Ｗ Ｄ Ｌ
Ｉ Ａ、 Ｗ Ｄ Ｌ Ｉ ＢＷＤＬ２Ａ、ＷＤＬ２Ｂ
）のデータはトランスファゲートＴｌ、Ｔ２−段のみを
介して記憶素子部１１へ伝達されるので、動作速度を速
くすることができる。
）に比較し２個少なくなっているので、各メモリセルの
面積を小さく（１０％程度）でき、大容量化、高集積化
が容易となる。また、書込みデータ線対（Ｗ Ｄ Ｌ
Ｉ Ａ、 Ｗ Ｄ Ｌ Ｉ ＢＷＤＬ２Ａ、ＷＤＬ２Ｂ
）のデータはトランスファゲートＴｌ、Ｔ２−段のみを
介して記憶素子部１１へ伝達されるので、動作速度を速
くすることができる。
第２図は本発明の第２の実施例を示す回路図である。こ
の実施例は、本発明を２ボート型の記憶回路装置に適用
したもので、その基本動作及び効果は第１の実施例と同
様である。
の実施例は、本発明を２ボート型の記憶回路装置に適用
したもので、その基本動作及び効果は第１の実施例と同
様である。
以上説明したように本発明、書込み選択回路を、書込み
選択信号により対応する書込みデータ線対へ書込みデー
タの反転及び非反転のデータを伝達する構成とし、メモ
リセルを、対応する書込みアドレス信号によりオン・オ
フするトランスファゲート１段により書込みデータ線対
のデータを記憶素子部へ伝達する構成とすることにより
、メモリセルのトランスファゲートを従来例より２個少
なくすることができるのでこのメモリセルの面積を小さ
くすることができ、従って大容量化、高集積化が容易と
なり、また、書込みデータ線対から記憶素子部へのゲー
ト素子数が半減するので、動作速度を速くすることがで
き、書込みマージンを改善することができる効果がある
。
選択信号により対応する書込みデータ線対へ書込みデー
タの反転及び非反転のデータを伝達する構成とし、メモ
リセルを、対応する書込みアドレス信号によりオン・オ
フするトランスファゲート１段により書込みデータ線対
のデータを記憶素子部へ伝達する構成とすることにより
、メモリセルのトランスファゲートを従来例より２個少
なくすることができるのでこのメモリセルの面積を小さ
くすることができ、従って大容量化、高集積化が容易と
なり、また、書込みデータ線対から記憶素子部へのゲー
ト素子数が半減するので、動作速度を速くすることがで
き、書込みマージンを改善することができる効果がある
。
第１図及び第２図はそれぞれ本発明の第１及び第２の実
施例を示す回路図、第３図は従来の半導体記憶回路装置
の一例を示す回路図である。 １．１＾＋ＩＢ・・′・メモリセルアレイ、２゜２＾、
２＠・・・書込み回路、３，３Ａ、３ｍ・・・書込み選
択回路、４，４Ａ・・・読出し選択回路、１］−・・・
記憶素子部、Ｂｌ−Ｂ４・・・バッファ、Ｇ１−Ｇ６、
・・論理ゲート、ＩＶＩ、〜ＩＶ５・・・インバータ、
ＭＣ１゜ＭＣＩＡ 、ＭＣＩＢ 、ＭＣ２，ＭＣ２Ａ
。 ＭＣ２Ｂ・・・メモリ七ル、ＲＡＬＩ・・・読出しアド
レス線、ＲＤＬ、ｌ、ＲＤＬ２・・・読出しデータ線、
Ｔｌ〜Ｔ５．Ｔｌ １．Ｔ１２・・・１−ランスフアゲ
−１−１ＷＡＬＬ・・・書込みデータ線、ＷＤＬＩＡ。 ＷＤＬＩＢ、ＷＤＬ２Ａ、ＷＤＬ２Ｂ・・・書込みデー
タ線。
施例を示す回路図、第３図は従来の半導体記憶回路装置
の一例を示す回路図である。 １．１＾＋ＩＢ・・′・メモリセルアレイ、２゜２＾、
２＠・・・書込み回路、３，３Ａ、３ｍ・・・書込み選
択回路、４，４Ａ・・・読出し選択回路、１］−・・・
記憶素子部、Ｂｌ−Ｂ４・・・バッファ、Ｇ１−Ｇ６、
・・論理ゲート、ＩＶＩ、〜ＩＶ５・・・インバータ、
ＭＣ１゜ＭＣＩＡ 、ＭＣＩＢ 、ＭＣ２，ＭＣ２Ａ
。 ＭＣ２Ｂ・・・メモリ七ル、ＲＡＬＩ・・・読出しアド
レス線、ＲＤＬ、ｌ、ＲＤＬ２・・・読出しデータ線、
Ｔｌ〜Ｔ５．Ｔｌ １．Ｔ１２・・・１−ランスフアゲ
−１−１ＷＡＬＬ・・・書込みデータ線、ＷＤＬＩＡ。 ＷＤＬＩＢ、ＷＤＬ２Ａ、ＷＤＬ２Ｂ・・・書込みデー
タ線。
Claims (1)
- 【特許請求の範囲】 １、第１及び第２の入出力端をもつ記憶素子部、一端を
前記第１及び第２の入出力端とそれぞれ対応して接続し
対応する書込みアドレス信号によりオン・オフする第１
及び第２のトランスファゲート、入力端を前記記憶素子
部の第１及び第２の入出力端の一方と接続するインバー
タ、並びに一端を前記インバータの出力端と接続し対応
する読出しアドレス信号によりオン・オフする第３のト
ランスファゲートをそれぞれ備えた複数のメモリセルを
備えたメモリセルアレイと、前記対応する書込みアドレ
ス信号をそれぞれ伝達する複数の書込みアドレス線と、
前記対応する読出しアドレス信号をそれぞれ伝達する複
数の読出しアドレス線と、対応する前記メモリセルの第
１及び第２のトランスファゲートの他端とそれぞれ対応
して接続する第１及び第２の書込みデータ線をそれぞれ
備えた複数の書込みデータ線対と、対応する前記メモリ
セルの第３のトランスファゲートの他端とそれぞれ接続
する複数の読出しデータ線と、入力された書込みデータ
の反転及び非反転のデータを出力する書込み回路と、書
込み選択信号により前記複数の書込みデータ線対の所定
のものを選択しこの選択された書込みデータ線対に前記
書込みデータの反転及び非反転のデータを伝達する書込
み選択回路と、読出し選択信号により前記複数の読出し
データ線のうちの所定のものを選択しこの選択された読
出しデータ線のデータを読出しデータ出力端子へ伝達す
る読出し選択回路とを有することを特徴とする半導体記
憶回路装置。 ２、書込み選択回路が、書込み制御信号が能動レベルの
とき対応する書込み選択信号を出力端へ伝達する複数の
第１の論理ゲートと、これら第１の論理ゲートの出力信
号が能動レベルのとき書込みデータの反転及び非反転の
データを対応する書込みデータ線対へ伝達する複数の第
２の論理ゲートとを備えて構成された請求項１記載の半
導体記憶回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2268931A JPH04146591A (ja) | 1990-10-05 | 1990-10-05 | 半導体記憶回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2268931A JPH04146591A (ja) | 1990-10-05 | 1990-10-05 | 半導体記憶回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04146591A true JPH04146591A (ja) | 1992-05-20 |
Family
ID=17465271
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2268931A Pending JPH04146591A (ja) | 1990-10-05 | 1990-10-05 | 半導体記憶回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04146591A (ja) |
-
1990
- 1990-10-05 JP JP2268931A patent/JPH04146591A/ja active Pending
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