JPH0414803B2 - - Google Patents
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- Publication number
- JPH0414803B2 JPH0414803B2 JP59217639A JP21763984A JPH0414803B2 JP H0414803 B2 JPH0414803 B2 JP H0414803B2 JP 59217639 A JP59217639 A JP 59217639A JP 21763984 A JP21763984 A JP 21763984A JP H0414803 B2 JPH0414803 B2 JP H0414803B2
- Authority
- JP
- Japan
- Prior art keywords
- amplifier circuit
- transistors
- differential amplifier
- collector
- current
- Prior art date
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- Expired - Lifetime
Links
- 230000035945 sensitivity Effects 0.000 description 10
- 230000003321 amplification Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000001131 transforming effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Logic Circuits (AREA)
- Control Of Amplification And Gain Control (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、差動増幅回路、特に微小信号で電流
分配の切換を行うことができる高感度の差動増幅
回路に関する。
分配の切換を行うことができる高感度の差動増幅
回路に関する。
従来例の構成とその問題点
第１図に従来の差動増幅回路を示す。この差動
増幅回路は、トランジスタQ1，Q2と電流源CCで
構成される。この場合、各トランジスタQ1，Q2
のエミツタ電流I1，I2の和が電流源CCより供給さ
れる電流I0に等しく、各トランジスタQ1，Q2の
ベース端子に印加される電圧V1，V2に応じて、
電流は分配される。ここで差動入力電圧ΔV（ΔV
＝V2−V1）と、電流分配比ｘ（ｘ＝I2／I1）との
関係は以下の通り(1)式で示される。
増幅回路は、トランジスタQ1，Q2と電流源CCで
構成される。この場合、各トランジスタQ1，Q2
のエミツタ電流I1，I2の和が電流源CCより供給さ
れる電流I0に等しく、各トランジスタQ1，Q2の
ベース端子に印加される電圧V1，V2に応じて、
電流は分配される。ここで差動入力電圧ΔV（ΔV
＝V2−V1）と、電流分配比ｘ（ｘ＝I2／I1）との
関係は以下の通り(1)式で示される。
ΔV＝kT／ｑlnx ……(1)
（ｋ：ボルツマン定数、Ｔ：絶縁温度、ｑ：電
子電荷） (1)式でも明らかな通り従来の差動増幅回路で
は、各トランジスタQ1，Q2のエミツタ電流I1，I2
を切換えるためには、大きな差動入力電圧ΔVを
必要とする。例えば電流分配比ｘ（＝I2／I1）を
0.1から10まで変化させるのに必要な差動入力電
圧ΔVは、kT／ｑ＝25.9ｍＶ（Ｔ＝300〓）とする
と、約119ｍＶとなる。
子電荷） (1)式でも明らかな通り従来の差動増幅回路で
は、各トランジスタQ1，Q2のエミツタ電流I1，I2
を切換えるためには、大きな差動入力電圧ΔVを
必要とする。例えば電流分配比ｘ（＝I2／I1）を
0.1から10まで変化させるのに必要な差動入力電
圧ΔVは、kT／ｑ＝25.9ｍＶ（Ｔ＝300〓）とする
と、約119ｍＶとなる。
第２図に従来の高感度差動増幅回器の例を示
す。この回路は、一対のトランジスタQ1，Q2と
各々他方のベースにコレクタを接続したトランジ
スタ対Q3，Q4、および電流源CCで構成される。
この場合の差動入力電圧ΔVと、電流分配比ｘ
（＝I2／I1）との関係は以下の様にして求められ
る。まず各トランジスタのエミツタ電流をI1，
I2，I3，I4とし、各トランジスタの特性は揃つて
いるものとしてその電流増幅率をβとおくと(2)式
が成立する。(2)式を変形して電流I3、 I1＝１／１＋ｘI0＝I3／β＋１＋βI4／β＋１ I2＝ｘ／１＋ｘI0＝βI3／β＋１＋I4／β＋１ ……(2) I4を電流I0表わすと(3)式が得られる。
す。この回路は、一対のトランジスタQ1，Q2と
各々他方のベースにコレクタを接続したトランジ
スタ対Q3，Q4、および電流源CCで構成される。
この場合の差動入力電圧ΔVと、電流分配比ｘ
（＝I2／I1）との関係は以下の様にして求められ
る。まず各トランジスタのエミツタ電流をI1，
I2，I3，I4とし、各トランジスタの特性は揃つて
いるものとしてその電流増幅率をβとおくと(2)式
が成立する。(2)式を変形して電流I3、 I1＝１／１＋ｘI0＝I3／β＋１＋βI4／β＋１ I2＝ｘ／１＋ｘI0＝βI3／β＋１＋I4／β＋１ ……(2) I4を電流I0表わすと(3)式が得られる。
I3＝１／β−１（βx−１／１＋ｘ）I0
I4＝１／β−１（β−１）／１＋ｘ）I0
……(3)
ここで、差動入力電圧ΔVと各電流の関係は(4)
式で表わされるので、(4)式に(1)、(2)式を代入する
と、 ΔVkT／ｑlnI2I4／I1I3 ……(4) 差動入力電圧ΔVと電流分配比ｘの関係が(5)式
の ΔV＝kT／ｑln（βx−x2／βx−１） ……(5) 通りに表わされる。比較のために、前記差動増幅
回路同様に、電流分配比ｘを0.1〜10まで変化さ
せるのに必要な差動入力電圧ΔVは、同条件の下
で電流増巾率βを200とすると約2.6ｍＶとなりほ
ぼ40倍の高感度となることがわかる。
式で表わされるので、(4)式に(1)、(2)式を代入する
と、 ΔVkT／ｑlnI2I4／I1I3 ……(4) 差動入力電圧ΔVと電流分配比ｘの関係が(5)式
の ΔV＝kT／ｑln（βx−x2／βx−１） ……(5) 通りに表わされる。比較のために、前記差動増幅
回路同様に、電流分配比ｘを0.1〜10まで変化さ
せるのに必要な差動入力電圧ΔVは、同条件の下
で電流増巾率βを200とすると約2.6ｍＶとなりほ
ぼ40倍の高感度となることがわかる。
ところが、従来の高感度差動増幅回路例では、
感度調整が困難である。したがつて、従来の差動
増幅回路を２段に構成するとか、高感度差動増幅
回路の入力に抵抗網を追加する等の手法が必要と
なり、素子数の増加、消費電力の増大、さらには
半導体集積回路装置に組み込む場合、チツプ面積
の増大傾向が避けられなかつた。
感度調整が困難である。したがつて、従来の差動
増幅回路を２段に構成するとか、高感度差動増幅
回路の入力に抵抗網を追加する等の手法が必要と
なり、素子数の増加、消費電力の増大、さらには
半導体集積回路装置に組み込む場合、チツプ面積
の増大傾向が避けられなかつた。
発明の目的
本発明は、回路素子数を最小限にとどめると共
に、消費電力ならびに、チツプ面積の増大傾向を
抑えることの可能な、感度可変の差動増幅回路を
提供するものである。
に、消費電力ならびに、チツプ面積の増大傾向を
抑えることの可能な、感度可変の差動増幅回路を
提供するものである。
発明の構成
本発明は、エミツタ端子を共通接続した一対の
マルチコレクタ構造の第１、第２のトランジスタ
の各コレクタ端子の一つをそれぞれ他方のトラン
ジスタのベース端子に接続し、前記第１、第２の
トランジスタの各ベース端子を第３、第４のトラ
ンジスタの各エミツタ端子に接続した構成で、前
記第３、第４のトランジスタの各ベース端子を入
力端とし、前記第１、第２のトランジスタの各コ
レクタ端子のうちで互いのベース端子に接続され
ていないコレクタ端子を出力端としたことを特徴
とする差動増幅回路であり、これにより、高感
度、かつ、感度可変の差動増幅回路が達成され
る。
マルチコレクタ構造の第１、第２のトランジスタ
の各コレクタ端子の一つをそれぞれ他方のトラン
ジスタのベース端子に接続し、前記第１、第２の
トランジスタの各ベース端子を第３、第４のトラ
ンジスタの各エミツタ端子に接続した構成で、前
記第３、第４のトランジスタの各ベース端子を入
力端とし、前記第１、第２のトランジスタの各コ
レクタ端子のうちで互いのベース端子に接続され
ていないコレクタ端子を出力端としたことを特徴
とする差動増幅回路であり、これにより、高感
度、かつ、感度可変の差動増幅回路が達成され
る。
実施例の説明
第３図は、本発明による一実施例回路であり、
以下本発明を図面を参照して説明する。
以下本発明を図面を参照して説明する。
トランジスタQ1，Q2はエミツタ端子を共通と
するマルチコレクタ構造のトランジスタ対であ
り、各トランジスタQ1，Q2の一つのコレクタを
出力端とし、もう一つのコレクタを他方のトラン
ジスタQ2，Q1ベースに接続し、各トランジスタ
Q1，Q2の一つのコレクタともう一つのコレクタ
とで電流分配を行う。そして、各トランジスタ
Q1，Q2の各ベース端子は、トランジスタQ3，Q4
のエミツタに接続されており、同トランジスタ
Q3，Q4の各々のベースには差動入力電圧V1，V2
が印加されるように回路構成されている。
するマルチコレクタ構造のトランジスタ対であ
り、各トランジスタQ1，Q2の一つのコレクタを
出力端とし、もう一つのコレクタを他方のトラン
ジスタQ2，Q1ベースに接続し、各トランジスタ
Q1，Q2の一つのコレクタともう一つのコレクタ
とで電流分配を行う。そして、各トランジスタ
Q1，Q2の各ベース端子は、トランジスタQ3，Q4
のエミツタに接続されており、同トランジスタ
Q3，Q4の各々のベースには差動入力電圧V1，V2
が印加されるように回路構成されている。
ここで各トランジスタQ1〜Q4のエミツタ電流
をIE1，IE2，IE3，IE4とし、各トランジスタQ1〜Q4
の特性は揃つているものとしてその電流増幅率を
βとする。コレクタ電流は、IC1，IC1′およびIC2，
IC2′として、電流比IC1′／IC1およびIC2′／IC2をｔ
と
置き、電流分配比IC2／IC1をｘとして、エミツタ
電流比IE2／IE1もｘに等しいとすると、(6)式が成
立する。
をIE1，IE2，IE3，IE4とし、各トランジスタQ1〜Q4
の特性は揃つているものとしてその電流増幅率を
βとする。コレクタ電流は、IC1，IC1′およびIC2，
IC2′として、電流比IC1′／IC1およびIC2′／IC2をｔ
と
置き、電流分配比IC2／IC1をｘとして、エミツタ
電流比IE2／IE1もｘに等しいとすると、(6)式が成
立する。
IE3＝（１＋ｔ）IC1／β＋IC2＝（１＋ｔ
／β＋ｘ）IC1 IE4＝IC1＋（１＋ｔ）IC2／β＝｛ｘ（１
＋ｔ）／β＋１｝IC1 ……(6) 差動入力電圧ΔVと、電流分配比ｘの関係は、
(7)式の通りに表わされる。
／β＋ｘ）IC1 IE4＝IC1＋（１＋ｔ）IC2／β＝｛ｘ（１
＋ｔ）／β＋１｝IC1 ……(6) 差動入力電圧ΔVと、電流分配比ｘの関係は、
(7)式の通りに表わされる。
ΔV＝kT／ｑlnIE2・IE4／IE1・IE3
＝kT／ｑlnβxt＋（ｔ＋１）x2／βxt＋ｔ＋１……
(7) (7)式でも明らかな通り、マルチコレクタの電流
比ｔを変化することにより、感度を可変とするこ
とができる。例えば、マルチコレクタの電流比ｔ
を１とすると、電流分配比ｘが0.〜10の切換に要
する差動入力電圧ΔVは、電流増幅率200で従来
差動増幅回路と同条件下で約4.9ｍＶ、ｔ＝２の
時にΔV3.7ｍＶと高感度であり、かつ、マルチ
コレクタの電流比ｔにより感度を可変とすること
ができる。
(7) (7)式でも明らかな通り、マルチコレクタの電流
比ｔを変化することにより、感度を可変とするこ
とができる。例えば、マルチコレクタの電流比ｔ
を１とすると、電流分配比ｘが0.〜10の切換に要
する差動入力電圧ΔVは、電流増幅率200で従来
差動増幅回路と同条件下で約4.9ｍＶ、ｔ＝２の
時にΔV3.7ｍＶと高感度であり、かつ、マルチ
コレクタの電流比ｔにより感度を可変とすること
ができる。
また、電流分配の切換だけでなく、差動増幅回
路としても、高利得でかつ利得設定を可変できる
ことはいうまでもない。
路としても、高利得でかつ利得設定を可変できる
ことはいうまでもない。
発明の効果
以上の説明から明らかなように、本発明による
差動増幅回路においては、高感度でかつ、感度設
定が可能となつたために、回路素子数の増加を最
小限にとどめ、消費電力の増大、チツプ占有面積
の増大を抑える効果があり、利用価値は高い。
差動増幅回路においては、高感度でかつ、感度設
定が可能となつたために、回路素子数の増加を最
小限にとどめ、消費電力の増大、チツプ占有面積
の増大を抑える効果があり、利用価値は高い。
第１図は、従来の差動増幅回路図、第２図は、
従来の高感度差動増幅回路図、第３図は本発明実
施例の高感度差動増幅回路図である。 Q1〜Q4……トランジスタ、CC……電流源。
従来の高感度差動増幅回路図、第３図は本発明実
施例の高感度差動増幅回路図である。 Q1〜Q4……トランジスタ、CC……電流源。
Claims (1)
- １ エミツタ端子を共通接続した一対のマルチコ
レクタ構造の第１、第２のトランジスタの各コレ
クタ端子の一つをそれぞれ他方のトランジスタの
ベース端子に、前記第１、第２のトランジスタの
各ベース端子を第３、第４のトランジスタの各エ
ミツタ端子に接続した構成で、前記第３、第４の
トランジスタの各ベース端子を入力端とし、前記
第１、第２のトランジスタの各コレクタ端子のう
ちで互いのベース端子に接続されていないコレク
タ端子を出力端としたことを特徴とする差動増幅
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59217639A JPS6196805A (ja) | 1984-10-17 | 1984-10-17 | 差動増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59217639A JPS6196805A (ja) | 1984-10-17 | 1984-10-17 | 差動増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6196805A JPS6196805A (ja) | 1986-05-15 |
| JPH0414803B2 true JPH0414803B2 (ja) | 1992-03-16 |
Family
ID=16707410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59217639A Granted JPS6196805A (ja) | 1984-10-17 | 1984-10-17 | 差動増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6196805A (ja) |
-
1984
- 1984-10-17 JP JP59217639A patent/JPS6196805A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6196805A (ja) | 1986-05-15 |
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