JPH0414806B2 - - Google Patents
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- JPH0414806B2 JPH0414806B2 JP59065015A JP6501584A JPH0414806B2 JP H0414806 B2 JPH0414806 B2 JP H0414806B2 JP 59065015 A JP59065015 A JP 59065015A JP 6501584 A JP6501584 A JP 6501584A JP H0414806 B2 JPH0414806 B2 JP H0414806B2
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- JP
- Japan
- Prior art keywords
- terminal
- thyristor
- transistor
- cathode
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
- H03K17/0403—Modifications for accelerating switching in thyristor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/72—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices having more than two PN junctions; having more than three electrodes; having more than one electrode connected to the same conductivity region
- H03K17/73—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices having more than two PN junctions; having more than three electrodes; having more than one electrode connected to the same conductivity region for DC voltages or currents
- H03K17/732—Measures for enabling turn-off
Landscapes
- Electronic Switches (AREA)
- General Electrical Machinery Utilizing Piezoelectricity, Electrostriction Or Magnetostriction (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、例えば圧電素子のように容量性負荷
の駆動回路の改良に関する。
の駆動回路の改良に関する。
圧電素子等の容量性負荷を駆動する場合につい
て説明する。
て説明する。
圧電素子は、等価的にコンデンサとみなせる
が、これを駆動する場合、その充電・放電のタイ
ミング等を制御するため充電用回路及び放電用回
路が必要である。第１図にその基本構成を示す。
第１図において、充電用スイツチS1をON（閉）
することにより負荷の圧電素子CLが電源VCCによ
つて充電され、次にこれを放電させる場合は、充
電用スイツチS1をOFF（開）とし放電用スイツチ
S2をONさせる。充・放電スイツチとしてトラン
ジスタを用いた場合の構成を第２図に示す。第２
図においてトランジスタQ1のONにより充電が行
なわれ、トラジスタQ2のON（この時Q1はOFF）
で放電が行なわれる。
が、これを駆動する場合、その充電・放電のタイ
ミング等を制御するため充電用回路及び放電用回
路が必要である。第１図にその基本構成を示す。
第１図において、充電用スイツチS1をON（閉）
することにより負荷の圧電素子CLが電源VCCによ
つて充電され、次にこれを放電させる場合は、充
電用スイツチS1をOFF（開）とし放電用スイツチ
S2をONさせる。充・放電スイツチとしてトラン
ジスタを用いた場合の構成を第２図に示す。第２
図においてトランジスタQ1のONにより充電が行
なわれ、トラジスタQ2のON（この時Q1はOFF）
で放電が行なわれる。
第２図の様にトランジスタQ1，Q2を用いて圧
電素子を駆動する場合、充電あるいは放電の期間
中トランジスタQ1あるいはQ2にベース電流を供
給し続けなければばらない。例えばトランジスタ
Q1についてみると、トランジスタQ1がONし負荷
CLの充電が開始されると出力V0すなわちトラン
ジスタQ1のエミツタ電位はトランジスタQ1の立
上りによつてほぼVCC近くまで急峻に上昇する
が、充電電流はCLとRLの時定数に従つて減衰し
ながら流れる。トランジスタQ1はこの充電電流
が無くなるまでONしていなければならない。ト
ランジスタQ1のONを保持しておくためにはベー
ス電流を供給し続けなければならないが、エミツ
タの電位がVCC付近まで上昇するためベース電流
はVCC側から供給されることとなる。これをTTL
レベルの信号で制御、駆動しようとした場合、必
ずVCCからアース（GND）に向つて駆動電流が流
れるパスができる。その一例を第３図に示す。第
３図は充電部のみ示した。トランジスタQ1を駆
動するためのトランジスタQ3、またはトランジ
スタQ3を駆動するためのトランジスタQ4が設け
られている。トランジスタQ4は入力INからの信
号（TTLレベル）で動作し、またVCCからの電流
を制限するため定電流回路構成となつている。こ
の時トランジスタQ1をONさせるためにはトラン
ジスタQ3のベース電流IDをVCCからGNDへ向かつ
て流すことになるが、IDはトランジスタQ1が飽和
で動作するのに十分な値としなければならない。
トランジスタQ4は活性動作をしており、またVCC
の値としては通常100V〜300V程度であり、特に
使用周波数が高い場合やON期間が長い場合など
トランジスタQ4での電力損失が問題となる。こ
れはトランジスタQ1としてPNPトランジスタを
用いても、トランジスタを使用する限り同様の問
題を抱えている。
電素子を駆動する場合、充電あるいは放電の期間
中トランジスタQ1あるいはQ2にベース電流を供
給し続けなければばらない。例えばトランジスタ
Q1についてみると、トランジスタQ1がONし負荷
CLの充電が開始されると出力V0すなわちトラン
ジスタQ1のエミツタ電位はトランジスタQ1の立
上りによつてほぼVCC近くまで急峻に上昇する
が、充電電流はCLとRLの時定数に従つて減衰し
ながら流れる。トランジスタQ1はこの充電電流
が無くなるまでONしていなければならない。ト
ランジスタQ1のONを保持しておくためにはベー
ス電流を供給し続けなければならないが、エミツ
タの電位がVCC付近まで上昇するためベース電流
はVCC側から供給されることとなる。これをTTL
レベルの信号で制御、駆動しようとした場合、必
ずVCCからアース（GND）に向つて駆動電流が流
れるパスができる。その一例を第３図に示す。第
３図は充電部のみ示した。トランジスタQ1を駆
動するためのトランジスタQ3、またはトランジ
スタQ3を駆動するためのトランジスタQ4が設け
られている。トランジスタQ4は入力INからの信
号（TTLレベル）で動作し、またVCCからの電流
を制限するため定電流回路構成となつている。こ
の時トランジスタQ1をONさせるためにはトラン
ジスタQ3のベース電流IDをVCCからGNDへ向かつ
て流すことになるが、IDはトランジスタQ1が飽和
で動作するのに十分な値としなければならない。
トランジスタQ4は活性動作をしており、またVCC
の値としては通常100V〜300V程度であり、特に
使用周波数が高い場合やON期間が長い場合など
トランジスタQ4での電力損失が問題となる。こ
れはトランジスタQ1としてPNPトランジスタを
用いても、トランジスタを使用する限り同様の問
題を抱えている。
そこでトランジスタQ1の代わりにサイリスタ
を用いることが知られている（特開58−221517号
公報）。サイリスタを用いた場合の構成を第４図
に示す。サイリスタSCR1を使用した場合、その
最小点弧電流Igtは小さく（通常0.1mA程度）、ま
た一旦ONしてしまえば駆動電流を流し続ける必
要が無いため消費電力の低減が計れる。ただしこ
の場合、充電用サイリスタSCR1が充電を終了し
確実にOFFしてから放電用トランジスタQ2がON
する必要がある。そうしないとサイリスタSCR1
が常時ONとなつてしまう。そのため、サイリス
タを用いた場合、使用周波数は負荷電流の時定数
とサイリスタのターンオフタイムによつて上限が
決まつてしまい、また充電の途中から放電を開始
するという様な使い方はできない。
を用いることが知られている（特開58−221517号
公報）。サイリスタを用いた場合の構成を第４図
に示す。サイリスタSCR1を使用した場合、その
最小点弧電流Igtは小さく（通常0.1mA程度）、ま
た一旦ONしてしまえば駆動電流を流し続ける必
要が無いため消費電力の低減が計れる。ただしこ
の場合、充電用サイリスタSCR1が充電を終了し
確実にOFFしてから放電用トランジスタQ2がON
する必要がある。そうしないとサイリスタSCR1
が常時ONとなつてしまう。そのため、サイリス
タを用いた場合、使用周波数は負荷電流の時定数
とサイリスタのターンオフタイムによつて上限が
決まつてしまい、また充電の途中から放電を開始
するという様な使い方はできない。
本発明の目的は、回路を複雑化することなくサ
イリスタを用いた消費電力を低減した容量性負荷
の駆動回路を提供するにある。
イリスタを用いた消費電力を低減した容量性負荷
の駆動回路を提供するにある。
本発明は、容量性負荷の充電用サイリスタのカ
ソード端子とカソードゲート端子との間に抵抗素
子を接続することにより、容量性負荷の放電時に
抵抗素子の両端に現われる電位差で充電用サイリ
スタのカツトオフを行ない、OFF検出回路等の
余分な回路を設けることなく容量性負荷の駆動を
可能にしたものである。抵抗素子としては、抵抗
の他にダイオードを使用することができる。
ソード端子とカソードゲート端子との間に抵抗素
子を接続することにより、容量性負荷の放電時に
抵抗素子の両端に現われる電位差で充電用サイリ
スタのカツトオフを行ない、OFF検出回路等の
余分な回路を設けることなく容量性負荷の駆動を
可能にしたものである。抵抗素子としては、抵抗
の他にダイオードを使用することができる。
本発明の第１の実施例を第５図に示す。
サイリスタSCR1は圧電素子CLに充電を行うた
めのスツチング素子であり、そのアノード端子
A1は電源VCCに連らなる端子T1に接続されカソー
ド端子K1は容量性負荷である圧電素子CLに接続
されている。サイリスタSCR1のカソード端子K1
とカソードゲート端子GK間に、最小点弧電流Igt
を規定し、かつ耐圧信頼性を確保するための抵抗
RG1及び圧電素子の放電路を形成するためのダイ
オードD1が接続されている。放電用トランジス
タQ2のコレクタ端子TC2がサイリスタSCR1のカ
ソードゲート端子GK1に接続され、エミツタ端子
TE2が接続されている。XCはサイリスタSCR1及
びトランジスタQ2を交互にオン駆動する制御信
号を作る制御部で、ベース端子TB5が入力端子IN
に接続され、コレクタ端子TC5がサイリスタ
SCR1のアノードゲート端子GA1に接続されたト
ランジスタQ5と、入力側が入力端子１Ｎに接続
され出力側がトランジスタQ2のベース端子TB2に
接続されたINVとから構成されている。サイリ
スタSCR1をアノードゲート駆動方式としたのは、
SCR1のカソード電位V0がアース電位まで下がつ
ていない場合でもサイリスタSCR1を容易に点弧
させるためである。
めのスツチング素子であり、そのアノード端子
A1は電源VCCに連らなる端子T1に接続されカソー
ド端子K1は容量性負荷である圧電素子CLに接続
されている。サイリスタSCR1のカソード端子K1
とカソードゲート端子GK間に、最小点弧電流Igt
を規定し、かつ耐圧信頼性を確保するための抵抗
RG1及び圧電素子の放電路を形成するためのダイ
オードD1が接続されている。放電用トランジス
タQ2のコレクタ端子TC2がサイリスタSCR1のカ
ソードゲート端子GK1に接続され、エミツタ端子
TE2が接続されている。XCはサイリスタSCR1及
びトランジスタQ2を交互にオン駆動する制御信
号を作る制御部で、ベース端子TB5が入力端子IN
に接続され、コレクタ端子TC5がサイリスタ
SCR1のアノードゲート端子GA1に接続されたト
ランジスタQ5と、入力側が入力端子１Ｎに接続
され出力側がトランジスタQ2のベース端子TB2に
接続されたINVとから構成されている。サイリ
スタSCR1をアノードゲート駆動方式としたのは、
SCR1のカソード電位V0がアース電位まで下がつ
ていない場合でもサイリスタSCR1を容易に点弧
させるためである。
以下、第５図に示す駆動回路の動作について説
明する。
明する。
圧電素子CLを充電する場合、入力端子INを
HighとしてトランジスタQ5をONさせサイリス
タSCR1をアノードゲート駆動する。これによつ
て、サイリスタSCR1がONして電源VCCからサイ
リスタSCR1を通して圧電素子CLに電流が流れ、
充電が行なわれる。この実施例ではサイリスタ
SCR1がONしている期間中駆動電流が流れてい
るが、その値はサイリスタSCR1の最小点弧電流
Igt以上であればよく、消費電力は小さい。
HighとしてトランジスタQ5をONさせサイリス
タSCR1をアノードゲート駆動する。これによつ
て、サイリスタSCR1がONして電源VCCからサイ
リスタSCR1を通して圧電素子CLに電流が流れ、
充電が行なわれる。この実施例ではサイリスタ
SCR1がONしている期間中駆動電流が流れてい
るが、その値はサイリスタSCR1の最小点弧電流
Igt以上であればよく、消費電力は小さい。
次に圧電素子CLの放電を行なう場合、入力端
子INをLpwとしてトランジスタQ2をONさせる。
この時トランジスタQ2が飽和状態で動作してい
るものとすれば、圧電素子CLの放電電流がCL→
RL→D1→Q2のルートで流れ、これによつてサイ
リスタSCR1のゲート電位VGをほぼアース電位
（GND）に引下げる。この時サイリスタSCR1の
カソード電位V0はVGに比べダイオードD1の順電
圧程度高い状態となり、サイリスタSCR1のカソ
ードゲート端子GK1・カソード端子K1間が逆バイ
アスされた状態となる。その為、たとえサイリス
タSCR1がON状態で充電電流を流していたとし
ても、サイリスタSCR1に流れていた電流はカソ
ードゲート端子GK1を通つて引き抜かれ、サイリ
スタSCR1はカツトオフしてしまう。
子INをLpwとしてトランジスタQ2をONさせる。
この時トランジスタQ2が飽和状態で動作してい
るものとすれば、圧電素子CLの放電電流がCL→
RL→D1→Q2のルートで流れ、これによつてサイ
リスタSCR1のゲート電位VGをほぼアース電位
（GND）に引下げる。この時サイリスタSCR1の
カソード電位V0はVGに比べダイオードD1の順電
圧程度高い状態となり、サイリスタSCR1のカソ
ードゲート端子GK1・カソード端子K1間が逆バイ
アスされた状態となる。その為、たとえサイリス
タSCR1がON状態で充電電流を流していたとし
ても、サイリスタSCR1に流れていた電流はカソ
ードゲート端子GK1を通つて引き抜かれ、サイリ
スタSCR1はカツトオフしてしまう。
本発明の一実施例によれば、回路を複雑化する
ことなく、サイリスタを用いた駆動電力を低減す
ることができる。
ことなく、サイリスタを用いた駆動電力を低減す
ることができる。
第６図は本発明の第２の実施例を示すもので、
第５図と異なるのは放電用トランジスタQ2の代
わりにサイリスタSCR2を用いたことである。サ
イリスタSCR2はアノード端子A2、カソード端子
K2及びカソードゲートGK2を有し、アノード端子
A2がサイリスタSCR1のカソードゲートGK1に接
続され、カソード端子K2が接地電位に接続され
ている。トランジスタQ6はサイリスタSCR2のカ
ソードゲート端子GK2に接続された駆動用トラン
ジスタである。第５図では放電用トランジスタ
Q2を飽和動作させるだけの駆動電流が必要とな
るが、第６図の場合Igt程度の電流でON駆動でき
るため、第５図に比べてさらに低消費電力が図れ
る。
第５図と異なるのは放電用トランジスタQ2の代
わりにサイリスタSCR2を用いたことである。サ
イリスタSCR2はアノード端子A2、カソード端子
K2及びカソードゲートGK2を有し、アノード端子
A2がサイリスタSCR1のカソードゲートGK1に接
続され、カソード端子K2が接地電位に接続され
ている。トランジスタQ6はサイリスタSCR2のカ
ソードゲート端子GK2に接続された駆動用トラン
ジスタである。第５図では放電用トランジスタ
Q2を飽和動作させるだけの駆動電流が必要とな
るが、第６図の場合Igt程度の電流でON駆動でき
るため、第５図に比べてさらに低消費電力が図れ
る。
尚、本実施例では電源VCCは正の電圧であつた
が、負の電源を用いた負の電圧パルスを発生させ
て、容量性負荷を駆動しても良い。この場合、ｐ
とｎとが逆になり、また、充電と放電とが逆にな
る。
が、負の電源を用いた負の電圧パルスを発生させ
て、容量性負荷を駆動しても良い。この場合、ｐ
とｎとが逆になり、また、充電と放電とが逆にな
る。
本発明によれば、サイリスタを用いたことによ
つて駆動電力を低下させることができ、且つ放電
（または充電）とサイリスタのカツトオフを同時
に行なうことにより、回路を複雑化することなく
消費電力の少ない容量性負荷の駆動回路を得るこ
とが可能となる。
つて駆動電力を低下させることができ、且つ放電
（または充電）とサイリスタのカツトオフを同時
に行なうことにより、回路を複雑化することなく
消費電力の少ない容量性負荷の駆動回路を得るこ
とが可能となる。
第１図、第２図、第３図、第４図は従来の動作
原理を説明する回路構成図である。第５図は本発
明の第１の実施例の回路構成図である。第６図は
本発明の第２の実施例の回路構成図である。 SCR1……充電用サイリスタスイツチ、SCR2…
…放電用サイリスタスイツチ、Q1……充電用ト
ランジスタ、Q2……放電用トランジスタ、VCC…
…圧電素子駆動用電源、CL……圧電素子（等価
コンデンサ）、D1……放電用ダイオード。
原理を説明する回路構成図である。第５図は本発
明の第１の実施例の回路構成図である。第６図は
本発明の第２の実施例の回路構成図である。 SCR1……充電用サイリスタスイツチ、SCR2…
…放電用サイリスタスイツチ、Q1……充電用ト
ランジスタ、Q2……放電用トランジスタ、VCC…
…圧電素子駆動用電源、CL……圧電素子（等価
コンデンサ）、D1……放電用ダイオード。
Claims (1)
- 【特許請求の範囲】 １ 第１の電源端子と、 第１の電源端子より低い電位に接続される第２
の電源端子と、 容量性負荷に接続される出力端子と、 アノード端子、カソード端子、アノードゲート
端子及びカソードゲート端子を有し、アノード端
子は第１の電源端子に接続され、カソード端子は
出力端子に接続され、容量性負荷に電流を供給す
るサイリスタと、 サイリスタのカソード端子とカソードゲート端
子との間にカソード端子からカソードゲート端子
に向う方向を順方向になるように接続されたダイ
オードと、 一対の主端子と制御端子とを有し、一方の主端
子が第２の電源端子に接続され、他方の主端子が
サイリスタのカソードゲート端子に接続され、容
量性負荷から電流を引き抜くスイツチング素子
と、 入力端子からの信号によつてサイリスタのアノ
ードゲート端子及びスイツチング素子の制御端子
にサイリスタ及びスイツチング素子を交互にオン
させる制御信号を付与する制御部と、 を具備することを特徴とする容量性負荷の駆動回
路。 ２ 特許請求の範囲第１項において、スイツチン
グ素子がトランジスタであることを特徴とする容
量性負荷の駆動回路。 ３ 特許請求の範囲第１項において、スイツチン
グ素子がサイリスタであることを特徴とする容量
性負荷の駆動回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59065015A JPS60208119A (ja) | 1984-03-30 | 1984-03-30 | 容量性負荷の駆動回路 |
| EP85103824A EP0158903B1 (en) | 1984-03-30 | 1985-03-29 | Capacitive load driving device |
| DE8585103824T DE3580782D1 (de) | 1984-03-30 | 1985-03-29 | Treibervorrichtung fuer kapazitive last. |
| US06/718,283 US4733106A (en) | 1984-03-30 | 1985-04-01 | Capacitive load driving device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59065015A JPS60208119A (ja) | 1984-03-30 | 1984-03-30 | 容量性負荷の駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60208119A JPS60208119A (ja) | 1985-10-19 |
| JPH0414806B2 true JPH0414806B2 (ja) | 1992-03-16 |
Family
ID=13274727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59065015A Granted JPS60208119A (ja) | 1984-03-30 | 1984-03-30 | 容量性負荷の駆動回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4733106A (ja) |
| EP (1) | EP0158903B1 (ja) |
| JP (1) | JPS60208119A (ja) |
| DE (1) | DE3580782D1 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6331216A (ja) * | 1986-07-25 | 1988-02-09 | Hitachi Ltd | パルス発生回路 |
| JPH06100889B2 (ja) * | 1987-12-21 | 1994-12-12 | 株式会社日立製作所 | 駆動回路 |
| JPH01192218A (ja) * | 1988-01-28 | 1989-08-02 | Hitachi Ltd | パルス発生回路 |
| JP2664219B2 (ja) * | 1988-09-20 | 1997-10-15 | 株式会社日立製作所 | 駆動回路 |
| JP2539526B2 (ja) * | 1990-02-14 | 1996-10-02 | 株式会社日立製作所 | 駆動回路 |
| US5089727A (en) * | 1990-04-02 | 1992-02-18 | Motorola, Inc. | Pulsed driver circuit |
| JP2573394B2 (ja) * | 1990-05-25 | 1997-01-22 | 株式会社東芝 | ヒステリシス回路 |
| FR2676156B1 (fr) * | 1991-04-30 | 1995-08-04 | Sgs Thomson Microelectronics | Circuit d'excitation periodique a niveau variable d'une charge capacitive. |
| US5852358A (en) * | 1996-12-11 | 1998-12-22 | The Texas A&M University System | Capactive power circuit |
| JP3804312B2 (ja) * | 1998-12-17 | 2006-08-02 | コニカミノルタホールディングス株式会社 | 圧電アクチュエータ及び圧電アクチュエータ駆動装置 |
| JP2004260776A (ja) * | 2003-02-28 | 2004-09-16 | Matsushita Electric Ind Co Ltd | 容量性負荷駆動回路および液晶表示装置 |
| US7652930B2 (en) | 2004-04-01 | 2010-01-26 | Saifun Semiconductors Ltd. | Method, circuit and system for erasing one or more non-volatile memory cells |
| AT503441B1 (de) * | 2006-05-24 | 2007-10-15 | Steinbauer Electronics Dev Gmb | Vorrichtung zum ansteuern wenigstens eines piezoelektrischen stelltriebes einer einspritzdüse für eine brennkraftmaschine |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE1103389B (de) * | 1959-10-14 | 1961-03-30 | Siemens Ag | Schaltanordnung mit einer Vierschichthalbleiteranordnung |
| US3404291A (en) * | 1965-07-14 | 1968-10-01 | Admiral Corp | Control circuit |
| US3509382A (en) * | 1967-10-04 | 1970-04-28 | Bell Telephone Labor Inc | Four electrode thyristor circuit employing series rc network between anode-gate electrode and cathode electrode |
| US3564287A (en) * | 1968-07-25 | 1971-02-16 | Us Navy | Maximum seeking zero order hold circuit |
| US4070589A (en) * | 1976-10-29 | 1978-01-24 | The Singer Company | High speed-high voltage switching with low power consumption |
| JPS5359358U (ja) * | 1977-02-18 | 1978-05-20 | ||
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| US4117351A (en) * | 1977-03-31 | 1978-09-26 | Rca Corporation | Transistor switching circuit |
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