JPH0414808B2 - - Google Patents
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- Publication number
- JPH0414808B2 JPH0414808B2 JP58174485A JP17448583A JPH0414808B2 JP H0414808 B2 JPH0414808 B2 JP H0414808B2 JP 58174485 A JP58174485 A JP 58174485A JP 17448583 A JP17448583 A JP 17448583A JP H0414808 B2 JPH0414808 B2 JP H0414808B2
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- JP
- Japan
- Prior art keywords
- logic
- cell rows
- area
- logic cell
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
(A) 発明の技術分野
本発明は、マスタスライス型半導体回路装置、
特に、例えばアルミ・ゲートのマスタスライス型
半導体回路装置の如く、配線領域に互に直交する
如き形でメタル配線と拡散抵抗とをもうけてなる
４辺形の半導体チツプ上で、当該４辺形の４つの
隅のうちの少なくとも１つ上に、いわば一般には
論理セル例上のセルを用いて構成しづらいか構成
しないような論理回路を集積せしめたマスタスラ
イス型半導体回路装置に関するものである。
特に、例えばアルミ・ゲートのマスタスライス型
半導体回路装置の如く、配線領域に互に直交する
如き形でメタル配線と拡散抵抗とをもうけてなる
４辺形の半導体チツプ上で、当該４辺形の４つの
隅のうちの少なくとも１つ上に、いわば一般には
論理セル例上のセルを用いて構成しづらいか構成
しないような論理回路を集積せしめたマスタスラ
イス型半導体回路装置に関するものである。
(B) 技術の背景と問題点
本発明者らは、先にアルミ・ゲートのマスタス
ライス型半導体回路装置において、配線領域上に
互に直交する如き形でメタル配線と拡散抵抗とを
配置し、両者を適宜接続することによつて所望の
配線を行うことを提案した。第１図は、このよう
なマスタスライス型半導体回路装置の全体概念を
示している。図中の符号１はマスタスライス型半
導体回路装置、２は夫々論理セル列であつて基本
セル列および／またはフリツプ・フロツプ列を構
成しているものの、３，３，…３は図示左辺に配
置される入出力セル（全体でセル列を構成してい
る…以下同じ）、４，４，…４は図示下辺に配置
される入出力セル、５，５，…５は図示右辺に配
置される入出力セル、６，６，…６は図示上辺に
配置される入出力セル、７，７は夫々電源端子、
８，８，…は第１の配線領域、９，９，…は第２
の配線領域、１０，１０…は本発明にいう汎用使
用領域を表わしている。
ライス型半導体回路装置において、配線領域上に
互に直交する如き形でメタル配線と拡散抵抗とを
配置し、両者を適宜接続することによつて所望の
配線を行うことを提案した。第１図は、このよう
なマスタスライス型半導体回路装置の全体概念を
示している。図中の符号１はマスタスライス型半
導体回路装置、２は夫々論理セル列であつて基本
セル列および／またはフリツプ・フロツプ列を構
成しているものの、３，３，…３は図示左辺に配
置される入出力セル（全体でセル列を構成してい
る…以下同じ）、４，４，…４は図示下辺に配置
される入出力セル、５，５，…５は図示右辺に配
置される入出力セル、６，６，…６は図示上辺に
配置される入出力セル、７，７は夫々電源端子、
８，８，…は第１の配線領域、９，９，…は第２
の配線領域、１０，１０…は本発明にいう汎用使
用領域を表わしている。
なお、上記第２の配線領域９は上記論理セル列
２，２…の上端と上記入出力セル列６，６…との
間に図示横に長い空間に相当する領域である。ま
た上記汎用使用領域１０，１０…として、図示の
場合に丸印を附しているが、実際には丸印が存在
しているものではなく、発明者らの上記提案した
マスタスライス型半導体回路装置においてはいわ
ば空き領域が存在しており、この空き領域を汎用
使用領域と呼んでいると考えてよい。
２，２…の上端と上記入出力セル列６，６…との
間に図示横に長い空間に相当する領域である。ま
た上記汎用使用領域１０，１０…として、図示の
場合に丸印を附しているが、実際には丸印が存在
しているものではなく、発明者らの上記提案した
マスタスライス型半導体回路装置においてはいわ
ば空き領域が存在しており、この空き領域を汎用
使用領域と呼んでいると考えてよい。
そして、第１図図示の第１の配線領域８や第２
の配線領域９には、例えば上述の如くアルミ・ゲ
ートのマスタスライス型半導体回路装置であるこ
とから、第２図Ａ図示や第２図Ｂ図示の如きパタ
ーンが領域内をうめている。即ち、第１の配線領
域８内には、縦方向に延びるメタル配線１１がも
うけられると共にそれらの下面に横方向に延びる
拡散抵抗１２がもうけられ、両者の電気的結合は
コンタクト窓１３をもうけて行われる。また第２
の配線領域９内には、横方向に延びるメタル配線
１１がもうけられると共にそれらの下面に縦方向
に延びる拡散抵抗１２がもうけられ、両者の電気
的結合はコンタクト窓１３をもうけて行われる。
勿論、言うまでもなく、配線領域内のパターンと
論理セル列内のセルや入出力セルとの接続も必要
に応じて行われる。
の配線領域９には、例えば上述の如くアルミ・ゲ
ートのマスタスライス型半導体回路装置であるこ
とから、第２図Ａ図示や第２図Ｂ図示の如きパタ
ーンが領域内をうめている。即ち、第１の配線領
域８内には、縦方向に延びるメタル配線１１がも
うけられると共にそれらの下面に横方向に延びる
拡散抵抗１２がもうけられ、両者の電気的結合は
コンタクト窓１３をもうけて行われる。また第２
の配線領域９内には、横方向に延びるメタル配線
１１がもうけられると共にそれらの下面に縦方向
に延びる拡散抵抗１２がもうけられ、両者の電気
的結合はコンタクト窓１３をもうけて行われる。
勿論、言うまでもなく、配線領域内のパターンと
論理セル列内のセルや入出力セルとの接続も必要
に応じて行われる。
発明者らが上述の如く提案したマスタスライス
型半導体回路装置の場合、第１図図示の汎用使用
領域１０が、上記の如き配線領域８や９内のパタ
ーンとの関連もあつて、いわば空き領域となり易
い。一方、上述の論理セル列２内のセルを用い
て、例えばシユミツト・トリガ回路やパワー・オ
ン・リセツト回路や遅延回路やモノマルチバイブ
レータやアナログ・スイツチ回路などを構成しよ
うとすると、そのために数多くのセルが占有され
たり、場合によつてはきわめて構成しづらいか構
成できないことも生じる。
型半導体回路装置の場合、第１図図示の汎用使用
領域１０が、上記の如き配線領域８や９内のパタ
ーンとの関連もあつて、いわば空き領域となり易
い。一方、上述の論理セル列２内のセルを用い
て、例えばシユミツト・トリガ回路やパワー・オ
ン・リセツト回路や遅延回路やモノマルチバイブ
レータやアナログ・スイツチ回路などを構成しよ
うとすると、そのために数多くのセルが占有され
たり、場合によつてはきわめて構成しづらいか構
成できないことも生じる。
(C) 発明の目的と構成
本発明は上記の点を解決することを目的として
おり、上記の如く、いわば空き領域となり易い汎
用使用領域１０を有効に利用することを目的とし
ている。そしてそのため、本発明のマスタスライ
ス型半導体回路装置は、基本セル列およびフリツ
プ・フロツプ列のいずれか一方または両方よりな
る論理セル列が複数列間隔をへだてて配列すると
共に、 該複数の論理セル列を包む形で４辺上に入出力
セル列を配列してなり、 上記論理セル列相互の間〓部、および上記入出
力セル列と上記論理セル列との間の間〓部に配線
領域をもうけてなる 長方形形状チツプをもつ マスタスライス型半導体回路装置において、 上記長方形形状のチツプの４隅のうちの少なく
とも１つの隅を汎用使用領域として構成してな
り、 該汎用使用領域上に、上記論理セル列を構成す
る論理セルのみの組合わせによつて構成され得な
い論理回路を集積した ことを特徴としている。以下図面を参照しつつ説
明する。
おり、上記の如く、いわば空き領域となり易い汎
用使用領域１０を有効に利用することを目的とし
ている。そしてそのため、本発明のマスタスライ
ス型半導体回路装置は、基本セル列およびフリツ
プ・フロツプ列のいずれか一方または両方よりな
る論理セル列が複数列間隔をへだてて配列すると
共に、 該複数の論理セル列を包む形で４辺上に入出力
セル列を配列してなり、 上記論理セル列相互の間〓部、および上記入出
力セル列と上記論理セル列との間の間〓部に配線
領域をもうけてなる 長方形形状チツプをもつ マスタスライス型半導体回路装置において、 上記長方形形状のチツプの４隅のうちの少なく
とも１つの隅を汎用使用領域として構成してな
り、 該汎用使用領域上に、上記論理セル列を構成す
る論理セルのみの組合わせによつて構成され得な
い論理回路を集積した ことを特徴としている。以下図面を参照しつつ説
明する。
(D) 発明の実施例
第３図は第１図図示の汎用使用領域内に構成さ
れる論理回路の一実施例、第４図はその動作を説
明する説明図を示す。
れる論理回路の一実施例、第４図はその動作を説
明する説明図を示す。
本発明のマスタスライス型半導体回路装置の一
実施例も第１図図示の如き構成をもつと考えてよ
い。即ち、複数列の論理セル列２、複数の入出力
セル３，４，５，６、電源端子７、第１の配線領
域８、第２の配線領域９を有し、装置１の４隅に
汎用使用領域１０が存在していると考えてよい。
勿論、各配線領域８や９には、第２図図示の如き
パターンがもうけられていると考えてよい。
実施例も第１図図示の如き構成をもつと考えてよ
い。即ち、複数列の論理セル列２、複数の入出力
セル３，４，５，６、電源端子７、第１の配線領
域８、第２の配線領域９を有し、装置１の４隅に
汎用使用領域１０が存在していると考えてよい。
勿論、各配線領域８や９には、第２図図示の如き
パターンがもうけられていると考えてよい。
本発明の場合には、上述の如き汎用使用領域１
０内に、例えば第３図に示す如き論理回路が集積
される。第３図図示の場合には、論理回路はシユ
ミツト・トリガ回路であるとされて図示されてい
る。即ち、図中の符号１０は第１図図示の汎用使
用領域、１４はインバータ、１５，１６は２入力
ナンド回路を表わしている。またINは領域内入
力端子であつて配線領域８および／または９内の
パターンと電気的に接続され、OUTは領域内出
力端子であつて配線領域８および／または９内の
パターンと電気的に接続される。
０内に、例えば第３図に示す如き論理回路が集積
される。第３図図示の場合には、論理回路はシユ
ミツト・トリガ回路であるとされて図示されてい
る。即ち、図中の符号１０は第１図図示の汎用使
用領域、１４はインバータ、１５，１６は２入力
ナンド回路を表わしている。またINは領域内入
力端子であつて配線領域８および／または９内の
パターンと電気的に接続され、OUTは領域内出
力端子であつて配線領域８および／または９内の
パターンと電気的に接続される。
上記の如き例えばシユミツト・トリガ回路を構
成する場合、当該回路は第４図図示の如きVioと
Vputとに関する入出力特性を有するが、第３図図
示のインバータ１４は第４図図示のアツパ・ポイ
ントに依存し、２入力ナンド回路１５は第４図図
示のロワー・ポイントに依存し、それらは図示２
入力ナンド回路１６と共に夫々特殊なトランジス
タ寸法によつて設計しなければならず、上述の論
理セル列２内の基本セルにて構成することができ
ない。勿論、基本セルを多数個使用すれば構成で
きないわけではないが、基本セルの使用効率など
を考えると実質上構成できないものとなる。
成する場合、当該回路は第４図図示の如きVioと
Vputとに関する入出力特性を有するが、第３図図
示のインバータ１４は第４図図示のアツパ・ポイ
ントに依存し、２入力ナンド回路１５は第４図図
示のロワー・ポイントに依存し、それらは図示２
入力ナンド回路１６と共に夫々特殊なトランジス
タ寸法によつて設計しなければならず、上述の論
理セル列２内の基本セルにて構成することができ
ない。勿論、基本セルを多数個使用すれば構成で
きないわけではないが、基本セルの使用効率など
を考えると実質上構成できないものとなる。
汎用使用領域１０内に構成される論理回路は、
上述したシユミツト・トリガ回路やパワー・オ
ン・リセツト回路や遅延回路やモノマルチバイブ
レータやアナログ・スイツチに限られるものでは
ないが、いずれの場合でもこれらの論理回路は第
１図図示の電源端子７，７（図示VccやVss）以外
のいわばすべての端子（基本セルや入出力セルの
端子）に対して配線が可能となるように配慮され
ることが望ましい。
上述したシユミツト・トリガ回路やパワー・オ
ン・リセツト回路や遅延回路やモノマルチバイブ
レータやアナログ・スイツチに限られるものでは
ないが、いずれの場合でもこれらの論理回路は第
１図図示の電源端子７，７（図示VccやVss）以外
のいわばすべての端子（基本セルや入出力セルの
端子）に対して配線が可能となるように配慮され
ることが望ましい。
(E) 発明の効果
以上説明した如く、本発明によれば第１図図示
の汎用使用領域１０内に所望の論理回路を構成し
ておくことが可能となり、論理セル列内のセルを
より効率よく利用することが可能となる。
の汎用使用領域１０内に所望の論理回路を構成し
ておくことが可能となり、論理セル列内のセルを
より効率よく利用することが可能となる。
第１図および第２図は本発明の前提となるマス
タスライス型半導体回路装置を表わしかつ本願発
明の一実施例構成を表わすもの、第３図は第１図
図示の汎用使用領域内に構成される論理回路の一
実施例、第４図はその動作を説明する説明図を示
す。 図中、１はマスタスライス型半導体回路装置、
２は論理セル列、３ないし６は入出力セル、７は
電源端子、８は第１の配線領域、９は第２の配線
領域、１０は汎用使用領域、１１はメタル配線、
１２は拡散抵抗、１３はコンタクト窓、１４はイ
ンバータ、１５，１６は２入力ナンド回路を表わ
す。
タスライス型半導体回路装置を表わしかつ本願発
明の一実施例構成を表わすもの、第３図は第１図
図示の汎用使用領域内に構成される論理回路の一
実施例、第４図はその動作を説明する説明図を示
す。 図中、１はマスタスライス型半導体回路装置、
２は論理セル列、３ないし６は入出力セル、７は
電源端子、８は第１の配線領域、９は第２の配線
領域、１０は汎用使用領域、１１はメタル配線、
１２は拡散抵抗、１３はコンタクト窓、１４はイ
ンバータ、１５，１６は２入力ナンド回路を表わ
す。
Claims (1)
- 【特許請求の範囲】 １ 基本セル列およびフリツプ・フロツプ列のい
ずれか一方または両方よりなる論理セル列が複数
列間隔をへだてて配列すると共に、 該複数の論理セル列を包む形で４辺上に入出力
セル列を配列してなり、 上記論理セル列相互の間〓部、および上記入出
力セル列と上記論理セル列との間の間〓部に配線
領域をもうけてなる 長方形形状チツプをもつ マスタスライス型半導体回路装置において、 上記長方形形状のチツプの４隅のうちの少なく
とも１つの隅を汎用使用領域として構成してな
り、 該汎用使用領域上に、上記論理セル列を構成す
る論理セルのみの組合わせによつて構成され得な
い論理回路を集積した ことを特徴とするマスタスライス型半導体回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17448583A JPS6065625A (ja) | 1983-09-21 | 1983-09-21 | マスタスライス型半導体回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17448583A JPS6065625A (ja) | 1983-09-21 | 1983-09-21 | マスタスライス型半導体回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6065625A JPS6065625A (ja) | 1985-04-15 |
| JPH0414808B2 true JPH0414808B2 (ja) | 1992-03-16 |
Family
ID=15979303
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17448583A Granted JPS6065625A (ja) | 1983-09-21 | 1983-09-21 | マスタスライス型半導体回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6065625A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61263241A (ja) * | 1985-05-17 | 1986-11-21 | Matsushita Electronics Corp | ゲ−トアレイ |
| JP2855975B2 (ja) * | 1992-07-06 | 1999-02-10 | 富士通株式会社 | 半導体集積回路 |
| JP3324583B2 (ja) | 1999-01-08 | 2002-09-17 | セイコーエプソン株式会社 | 半導体装置及びその製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5835963A (ja) * | 1981-08-28 | 1983-03-02 | Fujitsu Ltd | 集積回路装置 |
-
1983
- 1983-09-21 JP JP17448583A patent/JPS6065625A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6065625A (ja) | 1985-04-15 |
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