JPS601844A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS601844A JPS601844A JP58109198A JP10919883A JPS601844A JP S601844 A JPS601844 A JP S601844A JP 58109198 A JP58109198 A JP 58109198A JP 10919883 A JP10919883 A JP 10919883A JP S601844 A JPS601844 A JP S601844A
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- JP
- Japan
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- metal layer
- cell
- layer
- integrated circuit
- semiconductor integrated
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17736—Structural details of routing resources
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- Engineering & Computer Science (AREA)
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の鵜する技術分野〕
本発明は、半導体集積回路装置に係り、特に多層金属配
線構造の半導体集積回路装置に関る。
線構造の半導体集積回路装置に関る。
従来の半導体集積回路装置における、セル及びセル間配
線についてのパターンレイアウト例を第１図に示した。
線についてのパターンレイアウト例を第１図に示した。
図ハマスタースライス方式によるＣＭＯＳ集積回路装置
の例である。
の例である。
一般にマスタスライス方式によって半導体集積回路装置
を実現するには、コンビコータとハ４いた自動デザイン
システムで行なうだめ、谷配線層の利用は、Ｘ方向、Ｙ
方向の方向性を定めて結線する。
を実現するには、コンビコータとハ４いた自動デザイン
システムで行なうだめ、谷配線層の利用は、Ｘ方向、Ｙ
方向の方向性を定めて結線する。
図中、（ｅ）はコンタクトホールを示し、（ｆ）は第１
金属層と第２金属層の接続孔を示し、セ（ａ）において
ｓ Ｆ！ＪＴ望する論理回路動作実現には第１金Ｍ Ｍ
（ｂ）第２金Ｍ ＃ （Ｃ）で行ない、セル間の接続
はセル列間に設けられた複数列の配線チャネルをもった
配線領域（ｄ）において、各セルの信号引き出し端子を
第 ゛１金属層と第２金属層で選択的に配線する。この
場合、セル上においては、論理回路動作実現のだめの配
線がすでにレイアウトされており、割線されていない領
域は少なく、配線領域としてセル上を効率よく、使用す
ることはできない。したがりて、この方式では回路の大
規模化に伴う必要な配線領域を大きくする必俄かあり、
チップの利用効率低下を招く欠点があった。
金属層と第２金属層の接続孔を示し、セ（ａ）において
ｓ Ｆ！ＪＴ望する論理回路動作実現には第１金Ｍ Ｍ
（ｂ）第２金Ｍ ＃ （Ｃ）で行ない、セル間の接続
はセル列間に設けられた複数列の配線チャネルをもった
配線領域（ｄ）において、各セルの信号引き出し端子を
第 ゛１金属層と第２金属層で選択的に配線する。この
場合、セル上においては、論理回路動作実現のだめの配
線がすでにレイアウトされており、割線されていない領
域は少なく、配線領域としてセル上を効率よく、使用す
ることはできない。したがりて、この方式では回路の大
規模化に伴う必要な配線領域を大きくする必俄かあり、
チップの利用効率低下を招く欠点があった。
本発明は上述した従来装置の欠点を改良したものであり
、集積度向上を図った半導体集積回路装置を提供するこ
とを目的としている。
、集積度向上を図った半導体集積回路装置を提供するこ
とを目的としている。
すなわち本発明によれば、セルの論理回路動作実現を第
１金属層及び第２金属層でおこない、セルの信号端間は
、少なくともセル上の第３金属層と第４金属層によって
接続される。
１金属層及び第２金属層でおこない、セルの信号端間は
、少なくともセル上の第３金属層と第４金属層によって
接続される。
この発明によれば、セルの信号端子間の配線を少なくと
もセル上の第３金属層、第４金属層で行なうため、回路
規模の増加に伴なう配線領域の増加を減少し、チップの
集積度向上することができる。また、信号端子間の配線
として、基板からの間隔が大きく従って静電容量の少な
い配線層を使うため、低答閂な配線となり、配線長に伴
なう信号端子間の遅延（ＤＣ時定数で定まる）を少なく
でき高性能化を図れる。
もセル上の第３金属層、第４金属層で行なうため、回路
規模の増加に伴なう配線領域の増加を減少し、チップの
集積度向上することができる。また、信号端子間の配線
として、基板からの間隔が大きく従って静電容量の少な
い配線層を使うため、低答閂な配線となり、配線長に伴
なう信号端子間の遅延（ＤＣ時定数で定まる）を少なく
でき高性能化を図れる。
第２．第３．第４図は本発明の詳細な説明する為の一実
施例の説明図である。
施例の説明図である。
図において（ｉ）はセル（ｇ） （ｈ）はそれぞれ第１
金端層ニヨるＶＢ８．ｖＤＤを示し、第１金属層（ｂ）
、第２金属層（Ｃ）、コンタクトホール（ｅ）、第１金
属層と第２金属層の接続孔（ｆ）によシ、セルの論理回
路動作は実現される。図中（ｊ）、（２）の配線チャネ
ルはセルの論理回路動作実現に使用されていないのでセ
ルを横切るセル間の接続として用いることも可能である
。
金端層ニヨるＶＢ８．ｖＤＤを示し、第１金属層（ｂ）
、第２金属層（Ｃ）、コンタクトホール（ｅ）、第１金
属層と第２金属層の接続孔（ｆ）によシ、セルの論理回
路動作は実現される。図中（ｊ）、（２）の配線チャネ
ルはセルの論理回路動作実現に使用されていないのでセ
ルを横切るセル間の接続として用いることも可能である
。
第３図は第２図に示したセルの第２金楠層（ｃ）を示し
ている。図ではセル上のみに第２金属層が示されている
が、セル領域外にのびていてもよい。
ている。図ではセル上のみに第２金属層が示されている
が、セル領域外にのびていてもよい。
セルの信号引出し端子として第２金属層と第３金属層の
接続孔を使用し、端子は図に示すようにｌＡ、Ｉ１２，
１３，１４のように第２金属層上の任意の位置とするこ
とが可能である。
接続孔を使用し、端子は図に示すようにｌＡ、Ｉ１２，
１３，１４のように第２金属層上の任意の位置とするこ
とが可能である。
このように信号ひきだし端位置を可変とすることによシ
自動配線による配線のしやすさが向上する。
自動配線による配線のしやすさが向上する。
１１．１２，１３．１４は第１金属層、第２金属層にお
ける格子点上に示しであるが、第１金属層、第２金属層
の格子点上とかぎる必要はない。
ける格子点上に示しであるが、第１金属層、第２金属層
の格子点上とかぎる必要はない。
第４図はセルの信号引き出し端子の接続の例を示す。図
中ｆｉｌ、ｉ２．ｉ３はセルを示し、セル１１は第３図
に示したセルと同一であり、第２金属層（Ｃ）を示しで
ある。１はセルの信号ひきだし端子、２は第３金属層、
３は第４金属層、４は第３金属層と第４金縞層の接続孔
であり、自動配線を行なうため、第３金属層は縦方向の
チャネル、第４金属層を横方向のチャネルに使用する。
中ｆｉｌ、ｉ２．ｉ３はセルを示し、セル１１は第３図
に示したセルと同一であり、第２金属層（Ｃ）を示しで
ある。１はセルの信号ひきだし端子、２は第３金属層、
３は第４金属層、４は第３金属層と第４金縞層の接続孔
であり、自動配線を行なうため、第３金属層は縦方向の
チャネル、第４金属層を横方向のチャネルに使用する。
したがって上記構成であると、信号引き出し端子の位置
を接続しやすい位置に変えることができ、又、第３金属
層第４金属層すべての領域を配線領域として使用できる
ため、配線の自由度が向上し、チップの集積度向上をは
かることができる。
を接続しやすい位置に変えることができ、又、第３金属
層第４金属層すべての領域を配線領域として使用できる
ため、配線の自由度が向上し、チップの集積度向上をは
かることができる。
図では、第３金橋層（２）を縦のチャネル、第４金属層
（４）を横のチャネルにしているが必ずしもこのように
限る必要はない。
（４）を横のチャネルにしているが必ずしもこのように
限る必要はない。
第１図は従来のセル及びセル間配線を説明する平面図、
■２図、第３図は本発明の詳細な説明するための平面図
、第４図はセルの信号引き出し端子の接続を説明するた
めの平面図である。 図において、 ｂ・・・第１金属層、 Ｃ・・・第２金属層、 １・・・セルの信号端子、 ２・・・第３金属層、 ３・・・第４金属層、 Ａｉ（ｉ＝１〜８）・・・論理回路用配線、Ｂｉ（ｉ＝
１〜８）・・・信号端子用配線。 代理人 弁理士 則 近 憲 佑 （ほか１名） 第 ｌ 図 ｄ 第 ２ 図 第 ４ 図
■２図、第３図は本発明の詳細な説明するための平面図
、第４図はセルの信号引き出し端子の接続を説明するた
めの平面図である。 図において、 ｂ・・・第１金属層、 Ｃ・・・第２金属層、 １・・・セルの信号端子、 ２・・・第３金属層、 ３・・・第４金属層、 Ａｉ（ｉ＝１〜８）・・・論理回路用配線、Ｂｉ（ｉ＝
１〜８）・・・信号端子用配線。 代理人 弁理士 則 近 憲 佑 （ほか１名） 第 ｌ 図 ｄ 第 ２ 図 第 ４ 図
Claims (2)
- （１）半導体板上に複数個の能動素子からなるセルを複
数配置し集積してなる半導体集積回路装置において、セ
ルの論理回路動作を第１金属層及び第２金属層にて実現
し、セルの信号端子間の接続を少なくともセル上の第３
金属層と＠４金属層により行なうことを特徴とする半導
体集積回路装置。 - （２）マスタースライス方式により、所望の論理回路動
作を実現することを特徴とする特許の範囲第１項記載の
半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58109198A JPS601844A (ja) | 1983-06-20 | 1983-06-20 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58109198A JPS601844A (ja) | 1983-06-20 | 1983-06-20 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS601844A true JPS601844A (ja) | 1985-01-08 |
Family
ID=14504099
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58109198A Pending JPS601844A (ja) | 1983-06-20 | 1983-06-20 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS601844A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6295854A (ja) * | 1985-10-22 | 1987-05-02 | Nec Corp | 半導体装置 |
| US7170115B2 (en) | 2000-10-17 | 2007-01-30 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit device and method of producing the same |
| KR20160003823A (ko) * | 2013-05-27 | 2016-01-11 | 하이드로 알루미늄 롤드 프로덕츠 게엠베하 | 압연 장치 및 롤 표면을 조절하는 방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5720447A (en) * | 1980-07-11 | 1982-02-02 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor integrated circuit device |
| JPS5891657A (ja) * | 1981-11-26 | 1983-05-31 | Mitsubishi Electric Corp | 半導体装置の多層配線構造 |
-
1983
- 1983-06-20 JP JP58109198A patent/JPS601844A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5720447A (en) * | 1980-07-11 | 1982-02-02 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor integrated circuit device |
| JPS5891657A (ja) * | 1981-11-26 | 1983-05-31 | Mitsubishi Electric Corp | 半導体装置の多層配線構造 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6295854A (ja) * | 1985-10-22 | 1987-05-02 | Nec Corp | 半導体装置 |
| US7170115B2 (en) | 2000-10-17 | 2007-01-30 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit device and method of producing the same |
| US7394156B2 (en) | 2000-10-17 | 2008-07-01 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit device and method of producing the same |
| KR20160003823A (ko) * | 2013-05-27 | 2016-01-11 | 하이드로 알루미늄 롤드 프로덕츠 게엠베하 | 압연 장치 및 롤 표면을 조절하는 방법 |
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