JPH04148424A - 論理シミュレーション演算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 口産業上の利用分野〕 本発明は演算回路、特に、ヒツト幅の異なる論理やヒツ
ト幅の大きな論理や複合した論理を、ハードウェア的に
ソミュレーンヨンするための論理シミュレーション演算
回路に関する。

〔従来の技術〕

従来、この種のハードウェア論理シミュレーション回路
は、複合した論理やビット幅の異なる論理データやヒツ
ト幅の大きな論理データを、ハードウェアのバス幅に合
わせた複数の論理データに分割して、単純な論理に変換
し、ノ・−ドウエアでシミュレーションを行い、再びそ
の結果を合成するという手段で行っていた。

〔発明が解決しようとする課題〕

上記した従来のハードウェア論理シミュレーション回路
は、次のような問題が生じる。

■　ソフトウェアの開発負担が大きい。

■　論理データが分割されるため、データ通信が増大す
る。

■　データの合成等を行うため、ンミュレーンヨン速度
が落ちる。

Ｃ課題を解決するための手段〕 本発明の論理シミュレーション演算回路は、被演算子を
保持するスタック構造を有し、演算命令によってスタッ
ク上の被演算子を用いた演算を行い、その結果を再びス
タックに格納するスタック型演算回路を用いた論理デー
タを演算する論理データ演算回路および論理データのビ
ット幅を演算するビット幅演算回路と、 命令のフェッチと実行をコントロールするコノトロール
回路とを有し、 各演算回路はコントロール回路によって制御され、また
、ビット幅演算回路の出力によってコントロール回路と
論理データ演算回路の出力が制御される。

〔実施例〕

第１図に本発明の論理シミュレ＝７．ン演算回路の構成
の一実施例を示す。

１０はクロック発生回路−１外部から入力されたシステ
ムクロックから、内部クロックを発生し各回路に供給す
る。

２０はコントロール回路、命令のフェッチを行い、命令
を解釈して各演算回路に実行を指令する。

また、実行が２サイクル以上かかる場合は、外部にスト
ール信号を出力する。このとき、命令によってはビット
幅演算回路３０からの情報を用いて実行を制御する。

３０はビット幅演算回路で、コントロール回路２０から
の信号によってコントロールされ、論理データのヒツト
幅を計算する。計算結果は論理データ演算回路４０に送
られ、論理データ演算回路４０の演算結果の有効ヒツト
幅を与える。また、コントロール回路２０はビット幅演
算回路３０に保持されてし・るヒツト幅によって実行サ
イクル数を決定する。

４０は論理データ演算回路で、コントロール回路２Ｑか
らの信号によってコントロールされ論理データの演算を
行う。演算結果の有効ヒント幅はビット幅演算回路３０
から与えられる。

第２〜１図から第２−６図は、第１図の論理ノミュレー
ンヨン演算回路の各要素の構成例である。

この例では、外部バス、およびスタック１０？ゝデータ
バスのヒツト幅を１６ヒント、レジスタ１０１とレジス
タ１０２のヒツト幅を８０ヒツトとしである。

第２−１図は論理データ演算回路４０の詳細例である。

第２−１図において、レジスタ１０１は、スタック１０
５にプッシュされた論理データの最新の値を保持し、レ
ジスタ１０２はレジスタ１０１の１つ前の値を保持する
。スタック１０５はレジスタ１０２より古いデータを保
持している。スタックポインタ１０４はスタック１０５
に与えるポインタを発生する。

１０６は演算回路、１０３はシフトレジスタである。シ
フトレジスタ１０３は外部バスやスタック１０５へ出力
するデータを一時保持する。１０７゜１０８．１０９，
１１０および１１１はセレクタであり、コントロール信
号によって入力信号を選択する。１１２，１１３は３ス
テートの出力バッファで、外部への出力信号を制御する
。

第２−２図はビット幅演算回路３０の詳細例である。本
ビット幅演算回路は、第２図の論理データ演算回路と相
似形をしている。

第２−２図において、レジスタ１２はレジスタ１０１の
保持する論理データのビット幅を保持し、レジスタ１２
２はレジスタ１０２の保持する論理データのビット幅を
保持する。スタック１２４はスタック１０５の保持する
論理データのビット幅を保持する。スタックポインタ１
２３はスタック１２４に与えるポインタを発生する。

１２５は演算回路で、各演算命令に応じてビット幅の計
算を行う。１２６，１２７はセレク通？それぞれコント
ロール信号によってレジスタ１２１゜１２２への入力を
選択する。１２８は３ステートの出力バッファであり、
フッシュ命令の時にスタック１２４ヘレジスタ１２２の
値を出力する。

１２９はコントロール回路からの入力端子で、プッシュ
命令の時にレジスタ１０１にプッシュされる論理データ
のビット幅が入力される。

第２−３図は、第２−１図と第２−２図に示したスタッ
クポインタ１０４，１２３の詳細例であり、１０４と１
２３で共通である。

第２−３図の１３１は、スタックポインタの本体となる
デクリメントカウンタ、１３２はデクリメントカウンタ
１３１の値に１を加える加算器、１３３はセレクタであ
る。プッシュ命令の時に加算器１３２の出力値を、それ
以外の時にデクリメントカウンタ１３１の値を、出力端
子１３４に出“力する。デクリメントカウンタ１３１は
、クロックの立ち上がりで変化し、プッシュ命令の時に
は加算器１３２の出力をロードし、ポツプ命令の時には
デクリメントカウンタ１３１が保持している値をデクリ
メントする。

第２−４図は、第２−１図に示したレジスタ１０１の詳
細例である。レジスタ１０１は、５つツブ命令の時はレ
ジスタ１０２からの入力に、演算命令の時は演算回路１
０６からの入力に、プッシュ命令の時は外部バスからの
入力に切り替わる。

第２−５図は、第２−１図に示したレジスタ１０２の詳
細例である。レジスタ１０２は、５つの１６ビツトのレ
ジスタ１５０〜１５４からなる。

各レジスタ１５０〜１５４の入力は、セレクタ１５５〜
１５９で選択され、プッシュ命令の時はレジスタ１０１
からの入力に、二項演算命令とポツプ命令の時はスタッ
ク１０５からの入力およびレジスタ１０５〜１５４から
の入力に切り替わる。

第２−６図は、第２−１図に示したシフトレジスタ１０
３の詳細例である。シフトレジスタ１０３は、４つの１
６ヒツトのレジスタ１６０〜１６３からなる。各レジス
タ１６０〜１６３の入力は、−１＝レクタ１６４〜１６
７で選択され、プッシュ命令・ポツプ命令の第１サイク
ルの時に入力端子２０６からの入力に、第２サイクル以
降はレジスタ１６０〜１６３からの入力に切り替わる。

次に、この論理シミュレーション演算回路の動作につい
て説明する。この回路の動作は、プツシ−、ボッフ、二
項演算、単項演算の４つに分類できる。

°プッシュ プッシュ命令の実行サイクル数は、プッシュ命令で指定
された論理データのビット幅とレジスタ１２２の保持す
るビット幅を比較し、大きい方のビット幅をバス幅で割
った値になる。端数が出たときは、切り上げる。

（１）ビット幅演算 第１サイクルでは以下の動作を行う。

レジスタ１２１にプッシュ命令で指定された論理データ
のビット幅が入力される。レジスタ１２１の内容はレジ
スタ１２２へ、レジスタ１２２の内容はスタック１２４
へそれぞれ入力される。また、スタックポインタ１２３
には、その内容に１を加えたものが入力され、スタック
１２４へ与えるポインタの値も、スタックポインタ１２
３の内容に１を加えたものになる。第１サイクルのクロ
ックの立ち上がりで、各レジスタは、入力された値をセ
ットする。ヒツト幅演算は、第１サイクルで終了する。

（２）論理データ演算 第１サイクルでは以下の動作を行う。動作するデータパ
スを１−１図に示す。

外部バス７０から入力された論理データが、し７スタ１
０１の最下位のレジスタ１４０に入力される。レジスタ
１０１が保持しているデータは、レジスタ１０２に入力
さ九る。レジスタ１０２の論理データは、最下位のレジ
スタ１５０が保持しているデータが、直接スタック１０
５に入力されシフトレジスタ１０３のレジスタ１６０〜
１６３に入力される。また、スタックーナ轡す１０５に
は、その内容に１を加えたものが入力され輸スタック１
０５へ与えるポインタの値も、スタックポインタ１０４
の内容＋１になる。

第１ザイクルのクロックの立ち上かりて、各レジスタは
、入力された値をセットする。また、この時レジスタ１
０１のレジスタ１４０〜１４４はリセットされる。

第２サイクル以降は以下の動作になる。動作するデータ
パス３−２図に示す。

外部バス７０から入力されたデータは、第２゜３．４．
５ザイクルの時にレジスタ１４０〜１４４に入力される
。入力のないレジスタの値は保持される。予定されたヒ
ツト幅の入力が終わると、それ以降の転送動作は行われ
ない。

また、シフトレジスタ１０３にセットされた値は、各サ
イクル毎にレジスタ１６０の値がスタック１０５−＼出
力される。レジスタ１６１，１６２゜１６３の値は、各
々レゾＺり１６０，２６１゜１６２−・入力され、クロ
ックの立ち上かりててットされる。スタック１０５の動
作は、第１ザイクルと同じである。これによって、フッ
ンユ命令の実行前にレジスタ１０２に保持されていたデ
ータか、順番にスタック１０５に格納される。この動作
も、レジスタ１２２か保持していたヒツト幅の転送か終
了した時点で、それ以上の転送は行われない。

・ポノフ ボ、プ命令の実行サイクル数は、レジスタ１２］の保持
するビット幅と、スタック１２４の保持するヒラｈｌを
比較し、大きい方のヒツト幅をハス幅で割った値になる
。端数が出たときは、切り上げる。

（１）　　ヒツト幅演算 第１サイクルでは以下の動作を行う。

レジスタ１２２の内容カレシスタ１２１へ、レンエスタ
１２１の内容がレジスタ１２２へそれぞれ入力される。

スタック１２４へ与えるポインタの値は、スタックポイ
ンタ１２３の内容になる。第１サイクルのクロックの立
ち上かりて、レジスタ１２１．１２２は、入力された値
をセットする。

また、スタックポインタ１２３はその値をデクリメント
スる。ヒツト幅演算は、第１ザイクルで終了する。

（２）論理データ演算 第１サイクルでは、以下の動作を行う。動作するデータ
パスを３−３図に示す。

し／スタ１０１の保持する論理データのうち、最下位の
レジスタレジスタ１４０の論理データが直接外部ハスに
出力される。レジスタ１４１゜１４２．１４３，１４４
のデータは、シフトレジスタ１０３のレジスタ７６０，
１６１，１６２゜１６３に入力される。レジスタ２０２
が保持しているデータは、レジスタ１０１に入力される
。スタック１０５の論理データは、レジスタ１０２の最
下位レジスタレジスタ１５０に入力される。このとき、
スタック１０５へ与えるポインタの値は、スタックポイ
ンタ１０４の値である。

第１サイクルのクロックの立ち上がりで、各レジスタは
、入力された値をセットする。スタックポインタ１０４
は、その値をデクリメントする。

また、この時レジスタ１０２のレジスタ１５１〜１５４
はリセットされる。

第２サイクル以降は以下の動作になる。動作するデータ
バスを３−４図に示す。

ジスタ１６１，１６２，１６３の値は、各々レジスタ１
６０，１６１，１６２へ入力される。各レジスタはり四
ツクの立ち上がりでセットされる。

スタックポインタ１０４の動作は、第１サイクルと同じ
である。これによって、ポツプ命令の実行前にレジスタ
１０１に保持されていたデータが、順番に外部バスに出
力される。この動作は、レジスタ１２１が保持していた
ビット幅の転送が終了した時点で終わり、それ以上の動
作は行われない。

また、レジスタ１０２では、スタック１０５からのデー
タが、レジスタ１５０に入力され、レジスタ１５１，１
５２，１５３，１５４にはレジスタ１５０，１５１，１
５２，１５３の値が入力される。各レジスタはクロック
の立ち上がりでセットされ、これによってスタック１０
５に保持されていたデータが回復する。スタックポイン
タ１０４の動作は、第１サイクルと同じである。この動
作も、スタック１２４が保持していたビット幅の転送が
終了した時点で終わり、それ以上の動作は行われない。

二項演算 二項演算では、演算そのものは１サイクルで終了する。

従って、二項演算の実行サイクル数は、スタック１２４
の保持するピッ）＋［をバス幅で割った値になる。端数
が出たときは、切り上げる。

（１）　　ビット幅演算 第１サイクルでは以下の動作を行う。

各演算命令に応じて、レジスタ１２２とレジスタ１２１
の値から演算結果のビット幅を算出し、レジスタ１２１
へ入力する。レジスタ１２２には、スタック１２４の値
が入力される。スタック１２４へ与えるポインタの値は
、スタックポインタ１２３の内容になる。第１サイクル
のクロックの立ち上がりで、レジスタ１２１，１２２は
、入力された値をセットする。また、スタックポインタ
１２３はその値をデクリメントする。ビット幅演算は、
第１サイクルで終了する。

（２）論理データ演算 第１サイクルでは以下の動作を行う。動作するデータバ
スを３−５図に示す。

各演算命令に応じて、レジスタ１０２と１０１の値を演
算し、その結果をレジスタ１２１へ入力する。レジスタ
１０２．スタック１０５．スタックポインタ１０４の動
作は、ポツプ命令と同様である。スタック１０５の論理
データは、レジスタ１０２の最下位レジスタ１５０に入
力される。このとき、スタック１０５へ与えるポインタ
の値は、スタックポインタ１０４の値である。第１サイ
クルのクロックの立ち上がりで、各レジスタは、入力さ
れた値をセットする。スタックポインタ１０４は、その
値をデクリメントする。また、この時レジスタ１０２の
レジスタ１５１，１５２，１５３゜１５４はリセットさ
れる。

第２サイクル以降の動作も、ポツプ命令と同様である。

レジスタ１０２には、スタック１０５からのデータが、
レジスタ１５０に入力され、レジスタ１５１，１５２，
１５３，１５４にはレジスタ１５０，１５１，１５２，
１５３の値が入力される。各レジスタはりＯツクの立ち
上がりでセットされ、これによってスタック１０５に保
持されていたデータが回復する。スタックポインタ１０
４の動作は、第１サイクルと同じである。

・単項演算 単項演算の実行サイクル数は１サイクルである。

（１）ビット幅演算 各演算命令に応じて、レジスタ１２１から演算結果のビ
ット幅を算出し、レジスタ１２１へ入力する。クロック
の立ち上がりで、レジスタ１２１は入力された値をセッ
トする。

（２）論理データ演算 動作するデータバスを３−６図に示す。

各演算命令に応じて、レジスタ１０１の値を演算し、そ
の結果をレジスタ１０１に入力する。クロックの立ち上
がりで、レジスタ１０１は入力された値をセットする。

以上が、本論理シミュレーション演算回路の動作である
。

次に、本論理シミュレーション演算回路を用いたシミュ
レーションエンジンの一例を第４図に示す。

４０１は論理シミュレーション演算回路である。

ＭＰＵ４０３は、このニンジンのシーケンス制御とメモ
！１４０４のアドレス計算を行う。制御記憶４０２は、
ＭＰＵ４０３からアクセスされ、ＭＰＵ４０３と演算回
路４０１に命令を与える。メモリ４０４は、論理データ
を格納する。メモリアドレスレジスタ４０５は、任意の
値をロートできるアッフカウンタで、メモリの７クセス
アトレスを与える。ストール信号４０６は、演算回路４
０１かＭＰＵ４０３に命令の実行中であることを知らせ
る。信号線４０７は、メモリアドレスレジスタ４０５の
インクリメント信号を搬送する。

このシミュレーションエンジンは、命令のフェッチと実
行がパイプラインで行われる。命令のフェッチは各サイ
クルの終わりで行うが、ストール信号４０６か入力され
ているときには実行しない。命令の実行は、論理データ
の演算は演算回路４０１が、その他の演算や制御はＭＰ
Ｕ４０３が行う。

第５図は、第４図のシミュレーションエンジンの動作を
、タイムチャートで表したものである。

Ｔｌ〜Ｔ２２が、各サイクル名である。この例では、Ｔ
１の実行時点で既にレジスタ１０１には７２ヒツトのデ
ータＣ（０ニア２）が、レジスタ１０２には３２ビツト
のデータＤ（０：３２）がプッンユされている。第５図
でシミュレートしているケートは、次の式で示される。

Ｘ（０°１）＝（Ａ（０：６４）　、ＡＮＤ、　（Ｂ（
０：６４）、ＮＯＴ、））、ＲＯＲ，：この式で、　Ａ
ＮＤ、は主項と左項の論理積、。

ＮＯＴ　は主項の論理否定１．ＲＯＲ，は主項の全ヒツ
トの論理和を示す。また、Ａ　（０：　６４）、　Ｂ（
０：　６４）は、それぞれ６４ヒツトの論理データであ
る。次に、第５図にそって実際の動作を説明する。

Ｔ１でアドレス命令をフェッチする。Ｔ２てＭＰＵ４０
３がアドレス命令を実行し、メモリアドレスレジスタ４
０５に論理データＡ（０：６４）のアドレスＡをセット
する。

Ｔ３て演算回路４０１がプッシュ命令を実行し、レジス
タ１２２の値（３２）とプッンユ命令で取り込むヒツト
＠（６４）を比較して、大きい方の値（６４）からサイ
クル数（４）が決定し、ストール信号４０６かセットさ
れる。メモリ４０４から、アドレスＡの論理データ（Ａ
Ｏ）か出力され、ｅ夕４０５は、その値Ａをインクリメ
が取り込む。レジスタ１０２〜 １０４は、Ｏにリセットされる。また、レジスタ１２１
には、し７・〕スツタ１０が取り込むべきヒラ）幅（６
４）をセットする。現在のレジスタ１２１の値（７２）
はレジスタ１２２へ、レジスタ１２２の値（３２）はス
タック１２４へ移動し、スタックポインタ１２３の値（
Ｎ）はインクリメントされる。

マタ、レジスタ１０１の値（Ｃ）はレジスタ１０２へ移
動し、レジスタ１０２の値（Ｄ）は、レジスタ１４０の
値（ＤＯ）がスタック１０５へ、レジスタ１５１〜１５
４の値がノフトレシスタ１０３に移動する。スタックポ
インタ１０４の値（Ｍ）は、インクリメントされる。

Ｔ４は、プッシュ命令の続きである。レジスタ１０１の
レジスタ１４１が、メモリ４０４から出力されるアドレ
スＡ＋１の値（Ａ１）を取り込む。

メモリアドレスレジスタ４０５はインクリメントされる
。また、スタ、り１０５にはンフトレジスタ１０３のレ
ジスタ１６０から出力された値（ＤＩ）が取り込まれ、
スタックポインタ１０４はインクリメントさ九る。レジ
スタ１６１，１６２゜１６３の値は、それぞれレジスタ
１６０，１６１゜１６２ヘシフトされる。

Ｔ５は、プッシュ命令の続きである。レジスタ１０１の
レジスタ１４２が、メモリ４０４から出力されるアドレ
スＡ＋２の値（Ａ２）を取り込む。

メモリアドレスレジスタ４０５はインクリメントされる
。スタック１０５への転送は、前サイクルで終了してい
るので実行されない。

Ｔ６は、プッシュ命令の続きである。レジスタ１０１の
レジスタ１４３が、メモリ４０４から出力されるアドレ
スＡ＋３の値（Ａ３）を取り込む。

メモリアドレスレジスタ４０５はインクリメントされる
。このサイクルでストール信号４０６が解除され、次の
命令がフェッチされる。

Ｔ７は、アドレス命令を実行する。メモリアドレスレジ
スタ４０５に論理データＢ（０：６４）のアドレスＢを
セットする。

Ｔ８は、プッシュ命令を実行する。Ｔ３と同様、レジス
タ１２２の値（７２）とプッシュ命令のビット幅（６４
）を比較して、大きい方の値（７２）からサイクル数（
５）が決定し、ストール信号４０６がセットされる。メ
モリ４０４から、アドレスＢの論理デ゛−タ（ＢＯ）が
出力される。メモリアドレスレジスタ４０５は、その値
Ｂをインクリメントする。

出力されたデータ（ＢＯ）は、レジスタ１０１のレジス
タ１４０が取り込む。Ｔ３と同様、レジスタ１４１〜１
４４はＯにリセットされる。また、レジスタ１２１は、
レジスタ１０１が取り込むべきビット幅（６４）をセッ
トする。現在のレジスタ１２１の値（６４）はレジスタ
１２２へ、レジスタ１２２の値（７２）はスタック１２
４へ移動し、スタックポインタ１２３の値（Ｎ＋１）は
インクリメントされる。またレジスタ１０１の値（Ａ）
はレジスタ１０２へ移動し、レジスタ１０２は、レジス
タ１５０の値（ＣＯ）がスタック１０５へ、レジスタ１
５１〜１５４の値がシフトレジスタ１０３に移動する。

スタックポインタ１０４の値（Ｍ＋２）は、インクリメ
ントされる。

Ｔ９は、プッシュ命令の続きである。レジスタ１０１の
レジスタ１４１が、メモリ４０４から出力される値（Ｂ
ｌ）を取り込む。メモリアドレスレジスタ４０５はイン
クリメントされる。また、スタック１０５にはシフトレ
ジスタ１０３のレジスタ１６０から出力された値（Ｃ１
）が取り込まれ、スタックポインタ１０４はインクリメ
ントされる。

ＴＩＯは２ブツシユ命令の続きである。レジスタ１０１
のレジスタ１４２が、メモリ４０４から出力される値（
Ｂ２）を取り込む。メモリアドレスレジスタ４０５はイ
ンクリメントされる。また、スタック１０５にはシフト
レジスタ１０３のレジスタ１６０から出力された値（Ｃ
２）が取り込まれ、スタックポインタ１０４はインクリ
メントされる。レジスタ１６１，１６２，１６３値は、
それぞれレジスタ１６０，１６１，１６２ヘシフトされ
る。

Ｔｌｌは、プッシュ命令の続きである。レジスタ１０１
のレジスタ１４３が、メモリ４０４から出力される値（
Ｂ３）を取り込む。メモリアドレスレジスタ４０５はイ
ンクリメントされる。また、スタック１０５にはシフト
レジスタ１０３のレジスタ１６０から出力された値（Ｃ
３）が取り込まれ、スタックポインタ１０４はインクリ
メントされる。レジスタ１６１，１６２，１６３値は、
それぞれレジスタ１６０，１６１，１６２ヘシフトされ
る。

Ｔ１２は、プッシュ命令の続きである。前サイクルでレ
ジスタ１０１へのプッシュは終了するので、このサイク
ルではレジスタ１０１とメモリアドレスレジスタ４０５
は変化しない。しかし、スタック１０５への転送は行わ
れ、スタック１０５にはシフトレジスタ１０３のレジス
タ１６０から出力された値（Ｃ４）が取り込まれる。ス
タックポインタ１０４はインクリメントされる。レジス
タ１６１，１６２．１６３の値は、それぞれレジスタ１
６０，１６１，１６２ヘシフトされる。このサイクルで
ストール信号４０６が解除され、次の命令がフェッチさ
れる。

Ｔ１３は、ＮＯＴ命令を実行する。サイクル数は、単項
命令なので（１）である。レジスタ１０１の値（Ｂ）が
演算回路１０６に送られ、演算回路１０６はＮＯＴ演算
を行い、結果の値（Ｂ′）をレジスタ１０１に返還する
。また、レジスタ１２１の値（６４）も演算回路１２５
に送られ、演算回路１２５はＮＯＴ演算の時のビット演
算を行い、結果（６４）をレジスタ１２１に返還する。

Ｔ１４は、ＡＮＤ命令を実行する。スタック１２４の値
（７２）から、サイクル数（５）が決定し、ストール信
号４０６がセットされる。レジスタ１０１の値とレジス
タ１０２の値が演算回路１０６に送られ、演算回路１０
６はＡＮＤ演算を行い、結果（Ｅ）をレジスタ１０１に
返還する。また、レジスタ１２１の値（６４）とレジス
タ１２２の値（６４）が演算回路１２５に送られ、演算
回路１２５はＡＮＤ演算の時のヒツト演算を行い、結果
（６４）をレジスタ１２１に返還する。

また、スタック１２４の値（７２）がレジスタ１２２に
送られ、スタックポインタ１２３の値（Ｎ＋２）はチク
リメントされる。スタック１０５の値（Ｃ４）が、レジ
スタ１０２のレジスタ１４０にセットされ、スタックポ
インタ１０４の値（Ｎ＋７）はデクリメントされる。レ
ジスタ１５１゜１５２．１５３，１５４はＯにリセット
される。

Ｔ１５は、ＡＮＤ命令の続きである。スタック１０５０
ｉ　（Ｃ３）かレジスタ１０２のレジスタ１５０にセッ
トされる。レジスタ１５０，１５１゜１５２．１５３の
値は、レジスタ１５１，１５２゜１５３　１５４にシフ
トされる。スタックポインタ１０４はデクリメントされ
る。

Ｔ１６は、ＡＮＤ命令の続きである。スタック１０５の
値（Ｃ２）が、レジスタ１０２のレジスタ１５０にセッ
トされる。レジスタ１５０，１５１゜１５２．１５３の
値は、レジスタ１５１．１５２１５３　１５４にシフト
される。スタックポインタ１０４はチクリメントされる
。

Ｔ１７は、ＡＮＤ命令の続きである。スタック１０５の
値（Ｃ１）が、レジスタ１０２のレジスタ１５０にセッ
トされる。レジスタ１５０，１５１゜１５２．１５３の
値は、レジスタ１５１，１５２゜１５３．１５４にシフ
トされる。スタックポインタ１０４はデクリメントされ
る。

Ｔ１８は、ＡＮＤ命令の続きである。スタック１０５の
値（ＣＯ）が、レジスタ１０２のレジスタ１５０にセッ
トされる。レジスタ１５０，１５１゜１５２．１５３の
値は、レジスタ２５１，１５２゜１５３．１５４にシフ
トされる。スタックポインタ１０４はチクリメントされ
る。このサイクルでストール信号４０６が解除され、次
の命令かフェッチされる。

Ｔ１９は、ＲＯＲ命令を実行する。サイクル数は、単項
命令なので（１）である。レジスタ１０１の値が演算回
路１０６に送られ、演算回路１０６はＲＯＲ演算を行い
、結果（Ｆ）をレジスタ１０１に返還する。また、レジ
スタ１２１の値（６４）も演算回路１２５に送られ、演
算回路１２５はＲ○Ｒ演算の時のヒフ、ト演算を行い、
結果（１）をレジスタ１２１に返還する。

Ｔ２０は、アドレス命令を実行する。メモリアドレスレ
ジスタ４０５に論理テークＸ　（０：　１）のアドレス
Ｘをセットする。

Ｔ２１は、ポツプ命令を実行する。レジスタ１０１の値
（１）とスタ、７り１２４の値（３２）を比較して、大
きい方の値（３２）からサイクル数（２）か決定し、ス
トール信号４０６がセットされる。

レジスタＩ２１のレジスタ１４　ｏカラ、　外部ハスに
論理テーク（Ｆ）が出力され、メモリのアドレスＸにセ
ットされる。レジスタ１４１，１４２゜１４３　１４４
のテークは、シフトレジスタ１０３のし／スタ１６０，
１６１，１６２，１６３に七れそれ送られる。メモリア
ドレスレジスタ４０５のｍ　（Ｃ）はインクリメントさ
れる。レジスタ１２２の値（７２）がレジスタ１２１へ
、スタック１２４の値（３２）がレジスタ１２２へ送ら
れ、スタックポインタ１２３の値（Ｎ＋１）はデクリメ
ントされる。また、レジスタ１０２の値はレジスタ１０
１に送られ、レジスタ１０２のレジスタ１５０にはスタ
ック１０５の値（Ｄｌ）が送られる。レジスタ１５１，
１５２，１５３，１５４はＯにリセットされ、スタック
ポインタ１０４の値（Ｎ＋２）はデクリメントされる。

Ｔ２２は、ポツプ命令の続きである。メモリへの転送は
前サイクルで終了して−・るので、行われない。スタッ
クからは、スタック１０５の値（ＤＯ）がレジスタ１０
２のレジスタ１５０にセットされる。レジスタ１５０，
１５１，１５２，１５３の値は、レジスタ１５１，１５
２，１５３，１５４にシフトされる。スタック１０５は
デクリメントされる。

このサイクンクトール信号４０６が解除され、次の命令
がフェッチされる。

ここで、このシミュレーションエンジンの実行サイクル
数を従来の固定長の演算回路と比較してみよう。

第５図でシミュレートした演算を、従来の固定長の演算
回路でシミュレートした場合について考える。この場合
、式〈１〉は、固定長シミュレーンヨン演算回路でシミ
ュレートするための最適化を行うと式＜２〉になる。

Ｘ（０：１）＝（Ａ（０：６４）、ＡＮＤ、　（Ｂ（０
：６４））、ＮＯＴ、））、ＲＯＲ・・・・・〈ｌ〉 Ｘ（０：　１）＝（（Ａ（０：１６）　、　ＡＮＤ、　
（Ｂ（０：１６）　、ＮＯＴ、）　、ＲＯＲ，）　、０
Ｒ（（Ａ（１６：１６）、ＡＮＤ、（Ｂ（１６：１６）
、ＮＯＴ、）、ＲＯＲ，）ＯＲ。

（（Ａ（３２：１６）、ＡＮＤ、（Ｂ（３２：１６）、
ＮＯＴ、）、ＲＯＲ，）ＯＲ。

（（Ａ（４８：１６）、ＡＮＤ、（Ｂ（４８：１６）、
ＮＯＴ、）、ＲＯＲ，）；・・・・・〈２〉 この式〈２〉をシミュレートすると、３３サイクル必要
とする。その内訳は、１６ビツトのデータプッシュがア
ドレス命令とプッシュ命令の２サイクル必要で、それが
８回あり、ＡＮＤ命令が４回ＮＯＴ命令が４回、ＲＯＲ
命令が４回、ＯＲ命令が３回、アドレス命令とポツプ命
令で２サイクルの合計３３サイクルである。

方、第５図の例ではこのシミュレーションエンジンは実
行に２１サイクルかかっているが、これは前提条件とし
てレジスタ１０１，１０２にそれぞれ７５ビツト、３２
ビツトのデータを設定していたためである。仮に、各レ
ジスタが空の場合を考ると、実行サイクル数は１５サイ
クルになる。

また、各レジスタに最大ビット幅の８０ビツトのデータ
が設定されていた場合でも、このエンジンの実行サイク
ル数は２５サイクルである。

従って、このシミュレーションエンジンは従来のものに
比較して、１．３〜２．２倍の速度を持つ。

〔発明の効果〕

以上で説明したように、本発明は論理シミュレーション
回路において、論理データのビット幅を演算する回路と
、論理データの演算回路の２つを用いることで、ビット
幅の異なる論理データが複合した論理回路のシミュレー
ションを可能した。

また、ワード単位のシフトを行うレジスタとビット幅を
保持するスタックを用いることで、ヒツト幅の大きな論
理データを外部バスのバス幅の制限を受けずに扱うこと
を可能にした。

更に、複合した論理データをハードウェアが自動的に判
断することにより、ソフトウェアの負担を少なくするこ
とができ、なおかつ高速動作を可能にした。

【図面の簡単な説明】

第１図は本発明の論理シミュレーション演算回路の構成
図、第２−１図は論理データ演算回路の構成図、第２−
２図はビット幅演算回路の構成図、第２−３図はスタッ
クポインタの構造図、第２−４図はレジスタ１０１の構
造図、第２−５図はレジスタ１０２の構造図、第２−６
図はシフトレジスタ１０３の構造図、第３−１図はプッ
シュ命令の時のデータパス（第１サイクル）を示す図、
第３−２図はプッシュ命令の時のデータバス（第２−サ
イクル以降）を示す図、第３−３図はポツプ命令の時の
データパス（第１サイクル）を示す図、第３−４図はポ
ツプ命令の時のデータバス（第２サイクル以降）を示す
図、第３−５図は二項演算命令の時のデータバス（第１
サイクル）を示す図、第３−６図は単項演算命令の時の
データパスヲ示ス図、第４図はシミュレーションエンジ
ンの構成例を示す図、第５図はシミュレーションエンジ
ンの動作例のタイムチャートである。 １０・・・・・・クロック発生回路、２０・・・・・・
コントロール回路、３０・・・・・・ビット幅演算回路
、４０・・・・・・論理データ演算回路、５０・・・・
・・システムクロック、６０・・・・・・命令、７０・
・・・・・外部バス、１０１，１０２゜１２１．１２２
，１４０，１４１，１４２，１４３゜１４４．１５０，
１５１，１５２，１５３，１５４゜１６０．１６１，１
６２，１６３・・・・・・レジスタ、１０３・・・・・
・シフトレジスタ、１０４，１２３・・・・・・スタッ
クポインタ、１０５，１２４・・・・・・スタック１０
６，１２５・・・・・演算回路、１０７，１０８゜１０
９．１１０，１１１，１２６，１２７，１３３゜１４５
．１４６，１４７，１４８，１４９゜１５５．１５８，
１５７，１５８，１５９，１６４゜１６５．１６６．１
６７・・・・・・セレクタ、１１２゜１１３．１２８・
・・・・出力バッファ、１１４・・・・・・外部データ
入出力端子、１２９，２０１，２０２゜２０３．２０４
，２０５，２０６，２０７・・・・・入力ｆｉ子、１３
１・・・・・チクリメントカウンタ、１３２・・・・・
・加算器、１３４，２０７・・・・出力端子、４０１・
・・・・・論理シミュレーション演算回路、４０２・・
・・・制御記憶、４０３・・・・・ＭＰＵ、４０４・・
・・・メモリ、４０５・・・・・・メモリアドレスレジ
スタ。 代理人　弁理士　　内　原　　　晋 り４１ハ゛人 ■２−乙図

Claims (1)

1. 【特許請求の範囲】 １、被演算子を保持するスタック構造を有し、演算命令
   によってスタック上の被演算子を用いた演算を行い、そ
   の結果を再びスタックに格納するスタック型演算回路を
   用いた論理データを演算する論理データ演算回路および
   論理データのビット幅を演算するビット幅演算回路と、 命令のフェッチと実行をコントロールするコントロール
   回路とを有し、 各演算回路はコントロール回路によって制御され、また
   、ビット幅演算回路の出力によってコントロール回路と
   論理データ演算回路の出力が制御される論理シミュレー
   ション演算回路。 ２、論理データ演算回路は、被演算子を保持する２組の
   レジスタ群と、スタックと、スタックポインタと、シフ
   トレジスタと、演算器で構成され、 １組のレジスタ群はスタック型演算回路に プッシュされた最新の値を保持しており、他の１組のレ
   ジスタ群は前記のレジスタ群の一つ前の値を保持してお
   り、それより前の被演算子はスタックが保持しており、 スタックはスタックポインタで制御され、 レジスタ群はそれぞれの出力が相手のレジスタ群の入力
   セレクタと演算器の入力に接続され、演算器の出力が前
   者のレジスタ群の入力セレクタに接続され、 また、シフトレジスタには２つのレジスタ群の出力が接
   続され、その出力は外部のデータバスとスタックへの入
   力に接続され、また外部データバスは前者のレジスタ群
   の入力セレクタに接続され、スタックの出力は後者のレ
   ジスタ群の入力セレクタに接続されており、また、演算
   器の出力結果がビット幅演算回路の結果に影響される構
   造を有することを特徴とする請求項１記載の論理シミュ
   レーション演算回路。 ３、ビット幅演算回路は、前記論理データ演算回路とは
   、シフトレジスタを持たないことを除いて、相似形の構
   造を持つが、レジスタの入力セレクタは外部バスには接
   続されておらず、その入力はコントロール回路からの出
   力と接続され、また、演算器の出力は論理データ演算回
   路の影響は受けないことを特徴とする請求項１記載の論
   理シミュレーション演算回路。