JPH02227743A

JPH02227743A - 論理シミュレータ

Info

Publication number: JPH02227743A
Application number: JP1048225A
Authority: JP
Inventors: Shigeru Takasaki; 高崎　茂
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1989-02-28
Filing date: 1989-02-28
Publication date: 1990-09-10
Anticipated expiration: 2010-10-09
Also published as: JPH0792769B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は論理シミュレータに関し、特にハードウェアに
て機能レベルの論理シミュレーションを行う論理シミュ
レータに関する。

〔従来の技術〕

従来、機能レベルの論理シミュレーションを行う論理シ
ミュレータは、例えばｒＳａｓａｋｉ　Ｔ　ｅｔｏｌ。

“　Ａ　　Ｍｉｘｅｄ　　Ｌｅｖｅｌ　　Ｓｉｍｕｌａ
ｔｏｒ　　ｆｏｒ　　Ｌａｒｇｅ　　Ｉｌｌｉｇｔｔａ
ｌＳｙｓｔｅｍ　Ｌｏｇｉｃ　Ｖｅｒｉｆｉｃａｔｉｏ
ｎ　　　１７ｔｈ　ＤＡ　Ｃｏｎｆ、ｐｐ６２６〜６３
３（１９８０）　Ｊに見られるように、ソフトウェアで
実現されていた。

〔発明が解決しようとする課題〕

上述した従来の機能レベルの論理シミュレータは、ソフ
トウェアで実現されているため、シミュレーション処理
が各々の機能演算子のシーケンス処理となり、実行時間
がかかり、特に大規模回路のシミュレーション時間が膨
大になるという欠点がある。

本発明はこのような事情に鑑みて為されたものであり、
その目的は、ハードウェアにて機能レベルの論理シミュ
レーションを行うことのできる高速処理可能な論理シミ
ュレータを提供することにある。

〔課題を解決するための手段］本発明の論理シミュレータは上記の目的を達成するため
に、機能レベルのシミュレーションモデルにかかる記述
および実行結果が格納される記憶手段と、この記憶手段
の出力を入力とする第１のレジスタと、第２のレジスタ
と、この第２のレジスタ、前記第１のレジスタおよび前
記記憶手段の出力を各々入力とし、機能演算子にかかる
演算等を実行する演算回路と、この演算回路の出力を入
力とし、出力を前記第２のレジスタに加える中間レジス
タと、前記第２のレジスタおよび前記記憶手段の出力を
入力とするスタック記憶手段と、前記記憶手段に記憶さ
れたシミュレーションモデルにかかる記述に基づいて前
記の各部を制御する制御手段とを有している。

〔作用〕

本発明の論理シミュレータにおいては、記憶手段が機能
レベルのシミュレーションモデルにががる記述を保持し
、制御手段がその記述に基づいて各部を制御することに
より、第１のレジスタが記憶手段の出力を入力する。演
算回路が第１のレジスタ、第２のレジスタ或いは記憶手
段の出力を入力して機能演算子にかかる演算等を実行す
る。中間レジスタが演算回路の出力を入力する。第２の
レジスタが中間レジスタの出力を入力する　スタック記
憶手段が第２のレジスタや記憶手段の出力を入力してス
タックするといったハードウェア動作が行われ、全体と
して、記憶手段に記憶された記述に対応する機能レヘル
の論理シミュレーションが行われ、その実行結果が記憶
手段に記憶される。

（実施例）次に、本発明の実施例について図面を参照して詳細に説
明する。

第１図を参照すると、本発明の論理シミュレータの一実
施例は、機能演算子やシミュレーション用初期値（レジ
スタ、メモリ等の初期値や入カバターン等）等で構成さ
れる機能レベルのシミュレーションモデルの記述および
シミュレーション結果が格納されるメモリ（以下ＦＭＥ
Ｍと称す）１０と、第２のレジスタ（以下５ＤＲＥＧと
称す）５０やスタック記憶手段（以下５ＴＵＣＫと称す
）６０の出力を入力とする第１のレジスタ（以下ＦＴＲ
ＥＧと称す）２０と、ＦＭＥＭＩＯ，ＦＴＲＥＧ２０お
よび５ＤＲＥＧ５０の出力を入力としてシフト処理やマ
スク処理並びに機能演算子にかかる演算処理を実行する
演算回路３０と、演算回路３０の出力を入力とする中間
レジスタ（以下ＩＭＲＥＧと称す）４０と、ｒＭＲＥＧ
４０の出力を入力とする５ＤＲＥＧ５０と、入力変数や
シミュレーションの中間状態がスタックされる５ＴＵＣ
Ｋ６０と、５ＴＵＣＫ６０のアドレスを指示するスタッ
クポインタ（以下５ＴＰＲと称す）７０と、ＦＭＥＭＩ
Ｏに記憶されたシミュレーションモデルにかかる記述に
基づき且つクロックに同期して各部を制御する制御回路
８０とで構成されている。なお、図中の符号１００〜８
００は各部を結ぶ信号線である。

第２図を参照すると、演算回路３０の一例は、単純な論
理素子（ＡＮＤ、ＯＲ等）で行われる複数の演算をデー
タ・フロー的に高速に実行する高速演算器（以下ＦＯＰ
演算器と称す）３１と、複数入力、単一出力の論理素子
（多大力１出力ＡＮＤ等）で行われる演算を実行する演
算器（以下１０Ｐ演算器と称す）３２と、通常の２つの
異なる入力の演算を行う演算器（以下２０Ｐ演算器と称
す）３３と、複数入力から演算に必要なデータ部分を抽
出するため左、右ヘシフトするシフト回路（以下ＳＦＴ
回路と称す）３４と、以上の各要素の出力を入力とし指
定されたビットのマスク処理を行うマスク回路（以下Ｍ
ＳＫ回路と称す）３５とで構成されている。第１図のＦ
ＴＲＥＧ２０の出力は信号線３００により２０Ｐ演算器
３３およびＳＦＴ回路３４の入力につながれ、５ＤＲＦ
、Ｃ。

５０の出力は信号線６００によりＦＯＰ演算器３１、Ｉ
ＯＰ演算器３２および２０Ｐ演算器３３の入力につなが
れ、ＦＭＥＭｌ　０の出力は信号線１００によりＩＯＰ
演算器３２，２０Ｐ演算器３３゜ＳＦＴ回路３４および
ＭＳＫ回路３５の制御入力とＳＦＴ回路３４の入力につ
ながれている。

次に、このように構成された本実施例の論理シミュレー
タの動作を、幾つかの例を挙げて説明する。

第３図Ｉ）中の■〜■は、シミュレーションモデル中の
、Ｄ＝Ａ＊Ｂ＋Ｃ・・・（１）但し、＊は論理ＡＮＤ、＋は論理ＯＲなる演算式にかかる機能を論理シミュレーションする際
に、前もってＦＭＥＭＩＯに格納されているコードの内
容を説明している。上記（１）の機能にかかる論理シミ
ュレーションは、制御回路８０がＦＭＥＭＩＯより番号
■から■という順序で対応するコードを読み出して各部
を制御することにより、第４図のタイムチャートに示す
ように行われる。以下、第４図中のクロック（ＣＬＫ）
の各サイクル毎に分けて動作を説明する。

１）クロックサイクル−１ＦＭＥＭＩ　Ｏから、先ず変数Ａが読み出され、ＦＴＲ
ＥＧ２０に格納される。

２）クロックサイクル−２この変数Ａは演算回路３０中の適所を経由してＩＭＲＥ
Ｃ４０に格納される。このとき、若し変数Ａが複数ビッ
トあり、その内の成る特定ビットだけを実行対象にした
い場合は、演算回路３０中のＳＦＴ回路３４にて左また
は右方向にシフトされることにより論理演算のビット合
わせが行われた後、ＩＭＲＥＣ４０に格納される。

同時にＦＴＲＥＧ２０にはＦＭＥＭＩＯから変数Ｂが読
み込まれる。

３）クロックサイクル−３次にＦＴＰＥＧ２０の変数Ｂは演算回路３０を経由して
ＩＭＲＥＣ４０へ、ＩＭＲＥＣ４０の変数Ａは５ＤＲＥ
Ｇ５０へそれぞれ転送される。

４）クロックサイクル−４次に５ＤＲＥＧ５０の変数ＡはＦＴＲＥＧ２０および５
ＴＵＣＫ６０へ転送され、５ＤＲＥＧ５０にはＩＭＲＥ
Ｃ４０から変数Ｂが転送される。

この状態でＦＴＲＥＧ２０には変数Ａが、５ＤＲＥＧ５
０には変数Ｂが、それぞれビットを合わせた形で格納さ
れ、演算回路３０の例えば２０Ｐ演算器３３でＡ＊Ｂの
演算が行われる。

５）クロックサイクル−５Ａ＊Ｂの結果はＩＭＲＥＣ４０へ送られる。同時に５Ｄ
ＲＢＧ５０の変数Ｂは５ＴＵＣＫ６０へ転送され、ＦＴ
ＲＥＧ２０には次の変数ＣがＦＭＥＭＩＯから取り込ま
れる。この時５ＴＰＲ７０の値が増加される。

６）クロックサイクル＝６次にＦＴＲＥＧ２０のデータＣはＩＭＲＥＣ；４０へ、
ＩＭＲＥＣ４０のＡ＊Ｂの結果は５ＤＲＥＧ５０へ転送
される。

７）クロックサイクル−７次にＩＭＲＥＣ４０の変数Ｃは５ＤＲＥＧ５０へ、５Ｄ
ＲＥＧ５０のＡ＊Ｂの結果はＦＴＲＥＧ２０へ転送され
る。同時にＡ＊Ｂの結果は５ＴＰＲ７０の値を減少して
５ＴＵＣＫ６０へも転送される。この時、演算回路３０
では、ＡｊＢ＋Ｃの演算が行われる。

８）クロックサイクル＝８次に、Ａ＊Ｂ＋Ｃの演算結果はＩＭＲＥＣ４０へ、５Ｄ
ＲＥＧ５０の変数Ｃは５ＴＰＲ７０の値を増加して５Ｔ
ＵＣＫ６０へそれぞれ転送される。

９）クロックサイクル＝９次にＩＭＲＥＣ４０のＡ＊Ｂ十Ｃの演算結果は５ＤＲＥ
Ｇ５０へ転送される。

１０）クロックサイクル−１０ＳＤＲＥＣ；５０のＡ＊Ｂ＋Ｃの演算結果は５ＴＰＲ７
０の値を減少して５ＴＵＣＫ６０へ転送されると同時に
ＦＭＥＭＩＯへ転送され、これで前記（１）式にかかる
論理シミュレーションを終了する。

第３図ｉｉ）中の■〜［相］は、シミュレーションモデ
ル中の、Ｈ＝Ａ＊Ｂ＋Ｃ＊Ｄ＋Ｅ＊Ｆ十Ｇ　　　・・・（２）な
る演算式にかかる機能を論理シミュレーションする際に
、前もってＦＭＥＭＩＯに格納されているコードの内容
を説明している。上記（２）の機能にかかる論理シミュ
レーションは、制御回路８０がＦＭＥＭＩＯより番号■
から０という順序で対応するコードを読み出して各部を
制御することにより、前記の（１）弐と同様にして行わ
れる。

第５図ｉ）は、第３図ｉｉ）で示される前述した演算式
（２）を、演算回路３０のＦＯＰ演算器３１を使用して
論理シミュレーションする際に、前もってＦＭＥＭＩＯ
に格納されているコードの内容を説明し、また第５図ｉ
ｉ）はその際にＦＯＰ演算器３１で行われる演算の実行
例を示している。この場合、制御回路８０はＦＭＥＭＩ
Ｏより番号■から■という順序で対応するコードを読み
出して各部を制御する。これによって、先ず変数Ａ、Ｂ
。

Ｃ，Ｄ、　Ｅ、　Ｆ、　ＧがＦＭＥＭＩＯから取り出さ
れ、演算回路３０およびＩＭＲＥＧ４０を経由して５Ｄ
ＲＥＧ５０に転送され、第２図の演算回路３０中のＦＯ
Ｐ演算器３１でＡ＊Ｂ、　　Ｃ＊Ｄ、　Ｅ＊Ｆの演算が
同時に行われる。なお、変数Ｇはそのままの形で残され
る。その結果はＩＭＲＥＧ４０を経由して５ＤＲＥＧ５
０へ転送され、次に、Ａ＊Ｂ十Ｃ＊Ｄ＋Ｅ＊Ｆ十ＧがＦ
ＯＰ演算器３１で行われる。そして、その結果がＦＭＥ
ＭＩＯへ転送されてシミュレーションが終了する。

第５図の場合の命令数を第３図ｉｉ）と比較してみると
、第３図ｉｉ）が１４なのに対し、第５図では４となり
、約１　／３．６になっている。このようにＦＯＰ演算
器３１を使えば、より高速に論理シミュレーションを行
うことが可能となる。なお、ＦＯＰ演算器３１を使用す
る場合、使用できる条件をモデル作成時に抽出して最適
化しておく必要がある。通常、制御系の論理は１ビツト
演算が多いので、これらに適用すると効果的である。

〔発明の効果〕

以上説明したように、本発明の論理シミュレータによれ
ば、機能レベルの論理シミュレーションをハードウェア
動作にて実現できる為、この種の論理シミュレーション
を高速に実行することが可能となり、特に大規模回路の
機能レベルシミュレーションに本発明を適用すれば非常
に有効である。

【図面の簡単な説明】

第１図は本発明の一実施例の要部ブロック図、第２図は
演算回路３０の構成例を示すブロック図、第３図は論理シミュレーション対象となる演算式および
それを実行する際にＦＭＥＭＩＯに前もって格納される
コードの内容を説明する図、第４図は第３図ｉ）に示し
た演算式の論理シミュレーションが行われた際の第１図
のタイムチャートおよび、第５図は第３図ｉｉ）に示した演算式の論理シミュレー
ションを別の方法で行う際にＦＭＥＭＩＯに前もって格
納されるコードの内容を説明すると共に、その際にＦＯ
Ｐ演算器３１で行われる演算の実行例を示す図である。図において、１０・・・記憶手段（ＦＭＥＭ）２０・・・第１のレジスタ（ＦＴＲＥＧ）３０・・・演
算回路４０・・・中間レジスタ（ＩＭＲＥＧ）５０・・・第２
のレジスタ（ＳＤＲＥＧ）６０・・・スタック記憶手段
（ＳＴＵＣＫ）７０・・・スタックポインタ（ＳＴＰＲ
）８０・・・制御回路

Claims

【特許請求の範囲】機能レベルのシミュレーションモデルにかかる記述およ
び実行結果が格納される記憶手段と、該記憶手段の出力
を入力とする第１のレジスタと、第２のレジスタと、該第２のレジスタ、前記第１のレジスタおよび前記記憶
手段の出力を各々入力とし、機能演算子にかかる演算等
を実行する演算回路と、該演算回路の出力を入力とし、出力を前記第２のレジス
タに加える中間レジスタと、前記第２のレジスタおよび前記記憶手段の出力を入力と
するスタック記憶手段と、前記記憶手段に記憶されたシミュレーションモデルにか
かる記述に基づいて前記各部を制御する制御手段とを具
備したことを特徴とする論理シミュレータ。