JPH04148456A - メモリシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明はメモリシステムに関し、特に通信データの書込
み／読出しを行うメモリであって特に受は入れられた状
態により次の状態が決定される様な状態遷移メモリの制
御方式に関するものである。

従来技術 従来この種のメモリの制御方式は第３図に示すことき処
理タイミンクに従って制御が行われている。

先ず、実行処理位相■てリートアドレスがリードアドレ
スメモリ部から読出され、次の実行処理位相■てライト
アドレスがライトアドレスメモリ部から読出される。

実行処理位相■てリードアドレスによりメモリから目的
とするデータが読出される。そして、次のメモリリード
／ライトサイクルの実行処理位相■てライトアドレスに
よりデータがメモリへ書込まれる。この実行処理位相■
て直前のメモリサイクルで読出されたデータがメモリの
次段に設けられているデータ受信部（第１図の４参照）
に格納されることになる。

この様に、データ受信部に格納されたデータは直前のメ
モリサイクルにおいてメモリから読出されたデータであ
るために、データ遅延が生じ、またメモリへのデータの
読出し／書込みも遅いという欠点がある。

発明の目的 そこで、本発明はこの様な従来技術の欠点を解決すべく
なされたものであって、その目的とするところは、メモ
リデータの遅延を少なくするようにしたメモリシステム
を提供することである。

発明の構成 本発明によれば、メモリと、前記メモリへの書込みデー
タを一時格納して前記メモリへ送出するデータ送出部と
、前記メモリからの読出しデータを受信して一時格納す
るデータ受信部とを含むメモリシステムであって、１つ
のメモリリート／ライトサイクル内において、直前のメ
モリリート／ライトサイクルで前記データ送出部から読
出されたデータを同しく直前のメモリリード／ライトサ
イクルで生成されたライトアドレスにより前記メモリへ
書込み、同時にリードアドレスを生成するタイミングと
、前記ライトアドレスを生成し、同時にリードアドレス
によりメモリからデータを読出すタイミンクと、読出し
データを前記データ受信部へ格納し、同時に前記データ
送出部からデータを読出すタイミングとを、この順に発
生するタイミング制御手段を有することを特徴とするメ
モリ制御装置が得られる。

実施例 以下、図面を参照しつつ本発明の詳細な説明する。

第１図は本発明の実施例のブロック図である。

メモリ１は通信データを格納するＲＡＭであり、データ
送信部２は通信データを格納してメモリ１へ送出するバ
ッファである。書込みアドレスメモリ３はデータ送信部
２からのデータをメモリ１へ書込むときのライトアドレ
スを発生するメモリである。

データ受信部４はメモリ１からの読出しデータを一時格
納するバッファであり、読出しアドレスメモリ５はメモ
リ１のリードアドレスを発生するメモリである。

タイミンク制御部６はこれ等各部の動作タイミングを制
御する制御回路である。

第２図は第１図のブロックの動作を示すタイミングチャ
ートである。先ず、実行処理位相■のタイミングで続出
しアドレスメモリ５がらリードアドレスを読出す。次の
実行処理位相■のタイミングでこのリードアドレスに従
ったデータをメモリ１から読出すと同時に、書込みアド
レスメモリ３からライトアドレスを読出す。

次に実行処理位相■のタイミングて■のタイミングで読
出したデータをデータ受信部４へ格納し、同時にデータ
送出部２よりメモリ１に書込むべきデータを読出す。

そして、次のメモリサイクルの実行処理位相■のタイミ
ングで、直前のメモリサイクルでデータ送出部２より読
出したデータを、同しく直前のメモリサイクルで生成さ
れたライトアドレスによりメモリ１に書込む。

以下、同様の処理手順か繰返されることにより、データ
受信部４へのデータは、１つのメモリサイクル内におい
てメモリ１から読出されたデータと同一のものとなり、
データ遅延はなくなる。また、メモリ１へのデータの読
出し／書込みのタイミングもより早くなる。

発明の効果 以上述べた如く、本発明によれば、１つのメモリリード
／ライトサイクル内に複数の実行処理位相タイミングを
設ける様にしたので、データ遅延をなくすことができる
という効果がある。

【図面の簡単な説明】

第１図は本発明の実施例のブロック図、第２図は本発明
の実施例の動作を示すタイミングチャート、第３図は従
来のメモリシステムの動作を示すタイミングチャートで
ある。 主要部分の符号の説明 １・・・・メモリ ２・・・・データ送出部 ３・・・・・書込みアドレスメモリ ４・・・・・・データ受信部 ５・・・読出しアドレスメモリ ６・・・・・・タイミンク制御部

Claims (1)

【特許請求の範囲】
1. （１）メモリと、前記メモリへの書込みデータを一時格
   納して前記メモリへ送出するデータ送出部と、前記メモ
   リからの読出しデータを受信して一時格納するデータ受
   信部とを含むメモリシステムであって、１つのメモリリ
   ード／ライトサイクル内において、直前のメモリリード
   ／ライトサイクルで前記データ送出部から読出されたデ
   ータを同じく直前のメモリリード／ライトサイクルで生
   成されたライトアドレスにより前記メモリへ書込み、同
   時にリードアドレスを生成するタイミングと、前記ライ
   トアドレスを生成し、同時にリードアドレスによりメモ
   リからデータを読出すタイミングと、読出しデータを前
   記データ受信部へ格納し、同時に前記データ送出部から
   データを読出すタイミングとを、この順に発生するタイ
   ミング制御手段を有することを特徴とするメモリ制御装
   置。