JPH0414924A - 同期保護回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［目　次〕 概要 産業上の利用分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段 作用 実施例 発明の効果 〔概　要〕 多種の同期パターンを有する１つ乃至複数の装置に対応
可能な同期保護回路に関し、 同期パターン及び保護段数を任意に設定することを目的
とし、 入力データ内の同期ビットを抽出する同期ビット抽出手
段と、各アドレスに所定のパターンの一部とこの所定の
パターンの次の一部が格納された自身のアドレスとを格
納するランダムアクセスメモリと、ランダムアクセスメ
モリから読み出したデータに含まれる所定のパターンと
、同期ビ・ント抽出手段で抽出された同期ビットとが入
力され、これらの一致検出を行う比較手段と、比較手段
によって一致が検出されたときに、ランダムアクセスメ
モリから読み出したデータに含まれる自身のアドレスを
選択し、不一致が検出されたときに、所定のアドレスを
選択してランダムアクセスメモリに入力するアドレス設
定手段と、ランダムアクセスメモリから読み出すデータ
が所定の値に達したときに同期確立を検出し、それ以外
のときに同期外れを検出する同期検出手段とを備えるよ
うに構成する。

〔産業上の利用分野］ 本発明は、多種の同期パターンを有する１つ乃至複数の
装置に対応可能な同期保護回路に関するものである。

ディジタル通信装置の受信同期制御部においては、フレ
ーム同期をとるために送信側で１フレーム内に特定パタ
ーンを挿入しておき、受信側でこのパターンを検出して
フレームを識別する技法が汎用されている。同期保護回
路は、このような受信同期制御部において誤り同期を避
け、正常な同期状態を維持するために用いられるもので
ある。

近年、情報産業の発達に伴い多くのネットワークと接続
する装置が増えており、同期保護回路もそれぞれの同期
パターンに対応しなければならないため、回路の共用化
を図って汎用性を持たせる必要がある。

〔従来の技術］ 一般の同期保護回路は、データから抽出した１ビツトあ
るいは複数ビットの同期パターンと特定パターンとを比
較するパターン比較回路と、この比較結果を保護膜数分
保持して同期外れあるいは同期確立の検出を行う前方及
び後方保護回路を備えて構成されて−いる。ここで、パ
ターン比較回路はデコーダあるいはシフトレジスタと論
理ゲートの組み合わせ等で実現されており、前方及び後
方保護回路はカウンタあるいはシフトレジスタと論理ゲ
ートの組み合わせ等で実現されている。

例えば、パターン比較回路をデコーダを用いて実現した
場合には、入力される同期ビ・７トを所定数分保持して
おいて、この保持した複数ビ・７トのデータをデコーダ
に入力する。従って、入力データが特定パターンである
ときに一致信号を出力するデコーダを用いることにより
パターン比較を行うことができる。また、前方及び後方
保護回路をカウンタを用いて実現した場合には、連続し
て出力される一致信号あるいは不一致信号をカウンタで
計数し、所定の計数値に達したときに同期確立あるいは
同期外れ検出を行う。

（発明が解決しようとする課題］ ところで、上述した従来方式にあっては、ハードウェア
で同期保護回路を構成しているため、比較対象となる特
定パターン及び保護段数が固定的であるという問題点が
あった。従って、数種類の同期パターンあるいは保護段
数に対する同期検出を行おうとすると、上述した同期保
護回路を同期パターンあるいは保護段数の種類に応して
用意しなければならず、回路規模の拡大を招くことにな
る。

保護段数を可変にして回路規模の縮小を図った従来技術
としては、特開昭６１−２７６４３５号公報に開示され
た同期保護回路がある。この同期保護回路はカウンタリ
セット回路によってカウンタをリセットするタイミング
を決めることにより保護段数を自由に設定するものであ
るが、同期パターンと保護段数の両方を可変にすること
で初めて任意の通信先に対する同期検出が実現するもの
であり、この両方を任意に設定できる同期保護回路が望
まれていた。

また、同期パターン及び保護段数を容易に変えることが
できる従来技術としては、特開昭６１＝１、３９１４０
号公報に開示されたフレーム同期回路がある。このフレ
ーム同期回路はプログラマブル読み出し専用メモリを用
いて同期パターン及び保護段数の設定を行っているため
、設計変更等には容易に対応できる利点があるが、複数
の通信先に接続され、必要に応してその都度同期パター
ンと保護段数の組み合わせを変えるような場合には対応
することができない。そのため、複数の同期パターンと
保護段数の設定を適宜切り換えることができる同期保護
回路が望まれていた。

本発明は、このような点にかんがみて創作されたもので
あり、同期パターン及び保護段数を任意に設定すること
ができる同期検出回路を掃供することを目的としている
。

［課題を解決するための手段］ 第１図は、本発明の同期保護回路の原理ブロツク図であ
る。

図において、同期ビット抽出手段１１１は、入力データ
内の同期ビットを抽出する。

ランダムアクセスメモリ１２１は、各アドレスに所定の
パターンの一部とこの所定のパターンの次の一部が格納
された自身のアドレスとを格納する。

比較手段１３１は、ランダムアクセスメモリ１２１から
読み出したデータに含まれる所定のパターンと、同期ビ
・ノド抽出手段１１１で抽出された同期ビットとが入力
され、これらの一致検出を行う。

アドレス設定手段１４１は、比較手段１３１によって一
致が検出されたときに、ランダムアクセスメモリ１２１
から読み出したデータに含まれる自身のアドレスを選択
し、不一致が検出されたときに、所定のアドレスを選択
してランダムアクセスメモリ１２１に入力する。

同期検出手段１５１は、ランダムアクセスメモリ１２１
から読み出すデータが所定の値に達したときに同期確立
を検出し、それ以外のときに同期外れを検出する。

従って、全体として、ランダムアクセスメモリ１２１に
格納しておいた特定パターンを順次読み出して、抽出し
た同期ビットとの比較を行うことにより同期検出を行う
ように構成されている。

〔作　用］ ランダムアクセスメモリ１２１の各格納領域には、同期
検出に必要な所定のパターンの一部と次にアクセスすべ
き自身のアドレスとが格納されている。従って、所定の
パターンと一緒に読み出したアドレスをアドレス設定手
段１４１を介してランダムアクセスメモリ１２１自身に
入力することにより、連続した所定のパターンを順に読
み出すことができる。比較手段１３１は、この読み出し
た所定のパターンと、同期ビット抽出手段１１１によっ
て抽出した同期ビットとを比較しており、一致状態が続
く限り上述したランダムアクセスメモリ１２１からのデ
ータの読み出しが続く。そして、この読み出しデータが
所定の値に達すると、同期検出手段１５１によって同期
確立が検出される。

また、上述した同期検出動作中に比較手段１３■によっ
て不一致状態が検出されると、アドレス設定手段１４１
によって所定のアドレスが選択されるので、このアドレ
スに戻って同期検出動作が繰り返される。

本発明にあっては、ランダムアクセスメモリ１２１に格
納しておいた特定パターンを順次読み出して、抽出した
同期ビットとの比較を行うことにより同期検出を行って
おり、ランダムアクセスメモリ１２１の格納内容を適宜
変更することにより同期パターン及び保護段数の変更を
任意に行うことができる。

（実施例〕 以下、図面に基づいて本発明の実施例について詳細に説
明する。

第２図は、本発明の一実施例における同期保護回路の構
成を示す。

図において、２１１は同期ビット抽出回路を、２２１及
び２５１はランダムアクセスメモリ（ＲＡＭ）を、２３
１及び２３５はセレクタを、２３３は排他的論理和ゲー
トを、２４１及び２４５はバッファを、２４３はフリッ
プフロップ（ＦＦ）を、２６１は一致検出回路を、２７
１はパルス発生回路（ＰＣ；）をそれぞれ示している。

第１図に示した同期ビット抽出手段１１１は同期ビット
抽出回路２１１に、ランダムアクセスメモリ１２１はＲ
ＡＭ２２１に、比較手段１３１は排他的論理和ゲート２
３３に、アドレス設定手段１４１はセレクタ２３１，２
３５に、同期検出手段１５１は一致検出回路２６１にそ
れぞれ相当している。

同期ビット抽出回路２１１は、入力されるデータの中か
ら同期ビットを抽出するためのものである。

ＲＡＭ２２１は、同期検出用の特定パターンを格納する
ためのものであり、特定パターンの各ビットが次のビッ
トの格納アドレスと共に格納されている。すなわち、あ
るデータを読み出したときにその中の１ビットを特定パ
ターンの１ビットとして使用すると共に、このｌビット
を除くデータを特定パターンの次の１ビツトを読み出す
だめのアドレスとして使用するようになっている。

セレクタ２３１は、ＲＡＭ２２１のアドレス端子ＡＯ−
Ａ７に入力するアドレスを選択するためのものであり、
ＲＡＭ２２１の内容を書き換える場合、中央処理装置（
ＣＰｔＪ、図示せず）からのアドレスを選択し、それ以
外はセレクタ２３５の出力を選択する。

排他的論理和ゲート２３３は、上述した同期ビット抽出
回路２１１で抽出した同期ビットと、ＲＡＭ２２１から
読み出される特定パターンの１ビツトとを比較し、これ
らの排他的論理和出力を得るだめのものである。すなわ
ち、抽出した同期ビ・７トと読み出した特定パターンと
が等しい場合には論理“′０パを出力する。

セレクタ２３５は、排他的論理和ゲート２３３の出力論
理に応した選択動作を行う。排他的論理和ゲート２３３
の出力論理が“°０゛である場合（同期ビットと特定パ
ターンが等しい場合）はＲＡＭ２５１の出力を選択し、
出力論理が“′１′である場合は所定の固定データを選
択する。

バッファ２４１は、ＲＡＭ２２１の内容を書き換える場
合に、ＣＰＵから出力されるデータをＲＡ、Ｍ２２１の
データ端子ＤＯ〜Ｄ７に入力するためのものであり、そ
れ以外は自身の出力端子をハイインピーダンス状態にし
てＣＰＵ側との切り離しを行う。

フリップフロップ２４３は、ＲＡＭ２２１から出力され
るデータを取り込んで保持するためのものであり、この
保持内容はバッファ２４５を介してＲＡＭ２５１のデー
タ端子Ｄｏ−Ｄ７に入力される。

一致検出回路２６１は、フリップフロップ２４３に保持
されたＲＡＭ２２１の出力に基づいて同期確立及び同期
外れを検出するためのものであり、ＲＡＭ２２１の出力
内容が所定のパターンに等しいか否かによって上述した
同期検出を行う。

パルス発生回路２７１は、上述した各構成部に対して動
作指示を与えるための各種制御信号を発生する。具体的
には、フレームクロックＦＣＬＫを同期ビット抽出回路
２１１に、セレクト信号＊ＳＥＬ　（負論理の信号に＊
を付して表すものとする）をセレクタ２３１及びバッフ
ァ２４１に、ライトイネーブル信号＊ＦＲＷＥをＲＡＭ
２２１に、ラノチクロンク＊ＬＣＫをフリ・７ブフロ、
ブ２４３に、ライトイネーブル信号＊ＭＦＷＥをバッフ
ァ２４５及びＲＡＭ２５１にそれぞれ入力する。

次に、上述した本発明の実施例の動作を説明する。

第３図に、一実施例の動作タイミングを示す。

以下、第２図及び第３図を参照しながら、実施例の動作
を説明する。

同期ビット抽出回路２１１は、入力される各フレームａ
、ｂ、・・・のデータの中から同期ビットである第Ｏビ
ットを、フレームクロックＦＣＬＫが立ち上がるタイミ
ングで抽出する（第３図（ａ）、　（ｂ）（Ｃ））。

また、各フレームデータに対応したフレーム番号がＲＡ
Ｍ２５１にアドレス入力され（第３図（ｄ））、抽出さ
れた同期ビットと比較するための特定パターンを含んだ
８ビツトデータが読み出される。ここで、８ビットデー
タの最上位ビットは特定パターンに対応しており、それ
以外の７ビソトは着目フレームの次の特定パターンが格
納されているＲＡＭ２２１のアドレスに対応している。

ＲＡＭ２５１から読み出されたデータは、その最上位ビ
ットのみが排他的論理和ゲート２３３の入力端に入力さ
れ、この最上位ビットが抽出した同期ビ・ノドと一致し
ている場合にはそれ以外の７ビノトはセレクタ２３５及
び２３１を介してＲＡＭ２２１にアドレスとして入力さ
れる。

次に、ＲＡＭ２２１は、セレクタ２３１を介して入力さ
れたアドレスで指定されるデータ、すなわち着目フレー
ムの次の同期パターンと、その次の同期パターンが格納
されているＲＡＭ２２１自身のアドレスとを出力する。

フリップフロップ２４３は、この出力データをパルス発
生回路２７１から出力されるラッチクロンク＊ＬＣＫの
立ち下がりに同期して取り込んで保持しく第３図（ｅ）
）、更に、ＲＡＭ２５１はこのフリップフロップ２４３
の保持データをライトイネーブル信号＊ＭＦＷＥの立ち
下がりに同期して格納し、着目フレームに対応したデー
タの更新を行う（第３図（ｆ）、（ｇ））。

第３図に示した例では、先ずＲＡＭ２５１から特定の同
期パターン（１ビツト）とＲＡ、Ｍ２２１のアドレスＮ
Ｍ　（Ｎが上位側の複数ビットに、Ｍが下位側の複数ビ
ットに対応している）が読み出され、ＲＡＭ２２１から
はこのアドレスＮＭに格納された特定の同期パターンと
アドレスＮ　（Ｍ±１）が読み出され、更にＲＡＭ２５
１に格納される。このように、あるフレームに着目した
場合に下位側のアドレスＭを順次Ｍ十りまで更新するこ
とにより、保護段数りの同期保護回路を実現しており、
この下位側のアドレスがＭ十りになったことを一致検出
回路２６１で検出して同期確立を行つ。

また、同期外れが発生して、抽出した同期ビ・ントと所
定のパターンとの不一致が発生すると、セレクタ２３５
によって固定データが選択されるので、上述した保護段
数りの同期検出動作が最初から繰り返される。

ところで、上述したＲＡＭ２２１からの読み出しデータ
はフリップフロップ２４３にデータを取り込む際に確定
している必要がある。従って、とれ以外のタイミングに
おいてはＲＡＭ２２１に新たなデータを書き込んで格納
内容の変更を行うことができる。パルス発生回路２７１
から出力されるライトイネーブル信号＊ＦＲＷＥ及びセ
レクト信号＊ＳＥＬはこの書き込み動作を制御するだめ
の信号である（第３図（ｈ）、　（ｉ））。セレクト信
号＊ＳＥＬの論理が０“になると、ハンファ２４１及び
セレクタ２３１を介してＣＰＵからのデータ及びアドレ
スがＲＡＭ２２１に入力され、次にライトイネーブル信
号＊ＦＲＷＥが立ち下がるタイミングでＲＡＭ２２１へ
のデータの書き込みが行われる。

第４図に、Ｒ，ＡＭ２２１から読み出されるアドレスに
着目した場合の同期確立に至るまでの動作の流れを示す
。同図に示した２桁の数字はＲＡＭ２２１に格納されて
いる８ビツトデータの最上位ビットを除く７ビツトデー
タを表しており、フレーム番号を示す上位桁が上位側の
３ビツトに、同期段数を示す下位桁が下位側の４ビツト
にそれぞれ対応している。

同期ビットと特定パターンとが不一致の場合は、排他的
論理和ゲート２３３の出力論理が“１゛′であるため、
セレクタ２３５によって固定データ「００ｊ　　（７ビ
ツトの全てが“０°゛）が選択され、この固定データが
アドレスとしてＲＡＭ２２１に入力される。ＲＡＭ２２
１のアドレス「００」の領域には特定パターンの最初の
１ビツトと特定パターンの次の１ビツトが格納されたア
ドレス「０１」が格納されており、抽出する同期ビット
が特定パターンの最初のビットに一致するまでこのデ−
タの読み出しが繰り返される。

特定パターンの最初のビットと等しい同期ビットが抽出
されると、以後ＲＡＭ２２１の格納データを基にアドレ
スが順次更新される。第４図に示した横一部分が１マル
チフレームに対応した保護段数の１段を示しており、最
終列に至ったときに初めて同期が確立する。以後、同期
が外れるまでこの最終列を巡回し、同期外れが発生する
と先頭のアドレス「００」に戻って同期検出処理を繰り
返す。

このように、ＲＡＭ２２１から読み出したデータの一部
に特定パターンを格納しておいて、残りの部分に次に読
み出すべき特定パターンが格納されているＲＡＭ２２１
自身のアドレスを格納しておく。従って、この格納アド
レスに基づいて順次特定パターンを読み出すことによる
同期確立が可能になる。また、バッファ２４１及びセレ
クタ２３１をパルス発生回路２７１で制御することで、
同期確立動作と並行してＲＡＭ２２１の格納内容を変更
することができる。従って、この格納内容を変更するこ
とで、同期検出のための特定パターン及び同期保護段数
を任意に設定することが可能になる。

なお、上述した本発明の実施例にあっては、マルチフレ
ーム構成の入力データに対する同期検出を行うために、
ＲＡＭ２２１から読み出した各フレームに関するデータ
を一旦ＲＡＭ２５１に格納しておくようにしたが、連続
して入力されるフレームデータに対して同期検出を行う
ような場合であっても本発明を適用することができる。

この場合は、ＲＡＭ２５］を省略してバッファ２４５の
出力を直接ＲＡＭ２２１側に戻すようにしてもよい。

また、実施例では、同期検出動作と並行してＲＡＭ２２
１の内容を書き換えるようにしたが、同期検出動作とＲ
ＡＭ２２　］の更新動作とは別にしてもよく、この場合
であっても同期パターン及び保護段数を任意に設定する
ことができる利点に変わりはない。

［発明の効果］ 上述したように、本発明によれば、ランダムアクセスメ
モリに格納しておいた特定パターンを順次読み出して、
抽出した同期ビットとの比較を行うことにより同期検出
を行っており、ランダムアクセスメモリの格納内容を適
宜変更することにより同期パターン及び保護段数の変更
を任意に行うことができるので、実用的には極めて有用
である。

【図面の簡単な説明】

第１図は本発明の同期保護回路の原理ブロック図、第２
図は本発明の一実施例による同期保護回路の構成図、 第３図は一実施例の動作タイミング図、第４図は一実施
例の動作の流れを示す図である。 １４１はアドレス設定手段、 １５１は同期検出手段、 ２１１は同期ビット抽出回路、 ２２１　２５１はＲＡＭ、 ２３１　２３５はセレクタ、 ２３３は排他的論理和ゲート、 ２４］、、２４５はバッファ、 ２４３はフリップフロップ（ＦＦ）、 ２６１は一致検出回路、 ２７１はパルス発生回路（ＰＣ）である。 図において、 １１１は同期ビット抽出手段、 １２１はランダムアクセスメモリ、 １３１は比較手段、

Claims (1)

【特許請求の範囲】
1. （１）入力データ内の同期ビットを抽出する同期ビット
   抽出手段（１１１）と、 各アドレスに所定のパターンの一部とこの所定のパター
   ンの次の一部が格納された自身のアドレスとを格納する
   ランダムアクセスメモリ（１２１）と、 前記ランダムアクセスメモリ（１２１）から読み出した
   データに含まれる前記所定のパターンと、前記同期ビッ
   ト抽出手段（１１１）で抽出された前記同期ビットとが
   入力され、これらの一致検出を行う比較手段（１３１）
   と、 前記比較手段（１３１）によって一致が検出されたとき
   に、前記ランダムアクセスメモリ（１２１）から読み出
   したデータに含まれる自身のアドレスを選択し、不一致
   が検出されたときに、所定のアドレスを選択して前記ラ
   ンダムアクセスメモリ（１２１）に入力するアドレス設
   定手段（１４１）と、 前記ランダムアクセスメモリ（１２１）から読み出すデ
   ータが所定の値に達したときに同期確立を検出し、それ
   以外のときに同期外れを検出する同期検出手段（１５１
   ）と、 を備えるように構成したことを特徴とする同期保護回路
   。