JPH04149653A - 二重化メモリの読出し比較システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ 処理装置と２個の外部メモリ（二重化メモリ）とか接続
されたシステムにおける二重化メモリの読出し比較シス
テムに関し、 重化メモリから読出したデータを格納するバッファの容
量を削減することを目的とし、二重化メモリを構成する
メモリと、これらメモリの出力を受けてどちらのメモリ
からのデータが先行しているかを判定する先行データ判
定部と、前記二重化メモリのそれぞれの出力を受けてい
すれか一方をセレクトする第１のセレクタと、同じく前
記二重化メモリのそれぞれの出力を受けていずれか一方
をセレクトする第２のセレクタと、前記第１のセレクタ
の出力を格納するデータバッファと、前記第２のセレク
タの出力を受ける比較データレジスタと、これらデータ
バッファ及び比較データレジスタの出力を比較する比較
回路とを具備し、前記先行データ判定線出力により第１
及び第２のセレクタを制御して先行データをデータ・−
ッファに、後行データを比較データレジスタにそれぞれ
格納して、比較回路によりデータ比較する時のタイミン
クをとるように構成する。

〔産業上の利用分野コ 本発明は処理装置と２個の外部メモリ（二重化メモリ）
とが接続されたシステムにおける二重化メモリの読出し
比較システムに関する。

データ処理用コンピュータシステムでは、高信頼性維持
のために１個の処理装置に２個のメモリ（二重化メモリ
）か接続された構成をと−っている。

この種のシステムでは２個のメモリに同一のデータを書
込み、読出す時にも同一７トレスのデータを読出し、両
ノｊのデータか−・致し、た時のみ、そのデータをデー
タ処理用のデータとして採用するシステムが採用されて
いる。二の場合、こわら−重化メモリはそれぞれか独立
して動作し７うる記憶装置であるこ４とや、独自のクロ
ックをもっていることや、す７レツンユのタイミングか
異なる等の理由により、両系のデータか処理装置に届く
時間はずれてしまう。このずれを吸収するために、それ
ぞれのメモリの・−ノツチを設けているか、このハソフ
ァの容量は可能な限り小さいことか回路設置Ｉ１望まし
い。

［従来の技術］ 第５図は従来システムの構成例を示すブロック図である
。二重化メモリ１，２から読出されたブタは転送制御部
１０に入る。転送制御部〕（−）には、それぞれの７二
重化メモリ１，２から読出Ｉ−５たデータか格納される
データいノツチ１１，１：２．１−これらデータバッフ
ァ１１．１．．２の出力データを比較する比較部１′う
が含まれている。それぞれの二重化メモリ１．２から読
出されたデータは、それぞれのデータバッファ１１．１
２に順次格納されていく。そして、同一のアドレスに格
納されていたデータか同時に読出され、比較部１３で比
較される。

比較部１′うによる比較の結果、両方のデータが一致し
たら、当該データは正常であると判定し、処理装′ｆｊ
ｔ２　（１内の主記憶装置（ＭＳＵ）２１に書込まれる
。処理装！［２０内のＣＰｔＪ２２は、２．９　ＭＳＵ
２１から読出したデータを基に所定の演算処理等を行い
、処理結果に基つくデータをチャネルコシトローラ（Ｃ
ＨＣ）２３を好て入出力装置（１／”０）に出力する。

このように構成されたシステムにおいて、従来の二重化
システムでは、両系の同一性を確認するために、同時に
２個の二重化メモリ１．２から読出し、を行い、データ
バッファ１１．１２に格納する。ここで、データバッフ
ァ１１．１２を設けているのは、この種の二重化メモリ
ーＣは、それそわか独立（、で動作しろる記憶装置であ
るため、独自のクロックをもっている二とや、リー７レ
ン／、のタイミンクか異なる等の理由により両系の読出
（５データの届くタイミンクが異なっていることに基づ
いている。即ち、二のタイミンク差を吸収するため、２
個のデータバッフ−１１，１２をそれぞれの二重化メモ
リに対応して設け、同一アトレスの両系のデータか揃っ
た時へて比較を行うようになっている。

そして、比較部１３で比較された結果、両系のデータか
一致した・′Ｏ）、データＴの１１常性か確保されたも
のと判定してＮＩ　Ｓ　Ｌ、ｉ　２１に書込むようにな
っている。比較部１−３による比較の結果、両系のブタ
か一致しなか−２だ場合、転送制御部１０は所定の異見
処理をイｊう。

第６図は従来の比較方式の概１合図”である。矢印−は
各メモリからのデータの格納アドレスを示している。そ
し、て、図の例ではメモリ１か先行し７、データバッフ
ァ１１にデータが順次格納されている場合を示している
。メモリ１から斜線部のデータか届いた時に、データ・
為ラフ７１２の斜線部のデータと比較される。この場合
、１個のデータバッファの容量分たけ先行することか許
される。

［Ｊｅ明か解決しよう上する課題］ 従宋システムは、前述したように両系のデータの時間差
を吸収するために、２個のデータバッファ１１．１２を
もっている。この場合、読出しデクの届く時間差の許容
範囲は１個分のデータ・・ソーファの容量り内までであ
る。それ以上に時間差か拡大する場合には、先行するメ
モリの読出しを一時停止する必要かあった。このことは
システムの性能低ドの原因、となり、ハードウェア（特
にデクベノツァ）の効率か良くないという問題かあ一つ
　だ。

本発明はこのような課題に鑑みてなされたものであって
、二重化メモリから読出したデータを格納するバッファ
の容量を削減することかできる二重化メモ１１の読出し
比較システムを提供する二吉を目的としている。

［課題を解決するだめのｆ段］ 第１図は本発明の原理ブロック図である。第５図と同一
のものは、同一の符号を付して示す。１゜２はそれぞれ
二重化メモリを構成するメモリ、３（）はこれらメモリ
１．２の出力を受けてどちらのメモリからのデータか先
行し、でいるかを判定する先行データ判定部、３１は前
記二重化メモリ１２のそれぞれの出力を受けていずれか
一方をセレクトする第１のセレクタ、３２は同じく前記
二重化メモ＋＋ｘ、２のそれぞれの出力を受けていずれ
か一方をセレクタする第２のセレクタ、３３は前記第１
のセレクタ３１の出力を格納するデータバッファ、３４
は前記第２のセレクタ３２の出力を受ける比較データレ
、゛スタ３４．３５はこれらデクバノ７７３３及び比較
データレジスタ３４の出力を比較する比較回路である。

Ｅｆ’）　用フ １１ｉ記先行データ判定部３））出力により第１及び第
２０セし・りｐ３１．３２を制御（、て先行データをデ
ー　ケ・・）１ア３゛づに、後付データを比較デク［，
５スフ３４にそれぞれ格納し、て、比較回路３５により
データ比較する時のタイミンクをとるように構成する。

このような構成とすることにより、イードウェア増ＩＪ
旧り原因となるデータ・＼ソファか１個ですみ、二重化
メモリから読出したデータを格納する・・、！ファの容
；を削減することかできる。

［実施例］ 以［パ、図面をた明して本Ｑ明の実施例を詳細に説明す
る。

第２図は本発明の一実施例を示す構成ブロック図である
。第１図と［ｔｉ−のものは、同一の符号をイー１（て
示す。図において、１，２は二重化メモリである（以降
、二重化メモリ１をメモリ０．二重化メモリ２をメモリ
１と略す）。４１はメモリ０から読出したデータを一時
保持するデータボート（）（以ト」１にデータポート０
と略す）、４２はメモリ］から読出したデータを一時保
持するデータポート１　（以ド弔にデータボート１と略
す）である。４３はメモリ０から読出されたバリットビ
ソ［・を保持する・１ツフア、４４はメモリ１から読出
されたハリノトビノトを保持するメくソファである。

１３０は・＼ノツァ４３．４４に保持されているバ＋１
　！トビノドによりメモリ０　メモリ〕から読出さ矛ま
たデータのうちとちらのデータか先行で読出されたかを
判定する先行データ判定部、３１はデータボート０．　
データボート１からのメモリ読出しデータを受けて先行
データ判定部“３０からの制御信号により先行したメモ
リ側のデータをセレクトする第１のセレクタ（上、プＦ
甲にセレクタ０と略オ）、３２はデータポート０．デー
タポート１かＣ１のメモ＋１読出しデータを受けて先行
データ判定部−３０からの制御信号により後から読出ｌ
、たメモ！側のデータをセレクトする第２のセし・フタ
（以下単にセレクタ１と略す）である。

３３はセレクタ０からの出力を順次格納するデータバノ
−７７，３４はセレクタ１からの出力を保持する比較デ
ータレジスタである。４５はデータ昌ツフ７３３から読
出したデータをフェッチするフェッチデータレジスタ、
３５は該フェッチブタレジスタ４５からの出力（データ
バッファ３３からの読出し、デー−夕）と比較データレ
ジスタ３４からの読出しデータとを比較する比較回路で
ある。

フェッチデータレジスタ４５の出力と、比較回路３５の
出力は、要求元（例えば第５図の処理装置２０）へ送ら
れる。

４６はメモリ〔１，１からのデータを要求元に転送する
時の転送制御を行う転送制御部、４７はデータバッファ
３３のアドレス制御を行うデータパ・ノツァアトレス制
御部、４８はデータポート［］ｉアドレスを保持するレ
ジスタ、４９は該しらλり４８の値をまたけ更新する＋
１回路、５０はデータポート１のアドレスを保持するレ
ジスタ、５１は該レジスタ５０の値をまたけ更新する＋
１回路である。これらアドレスの更新制御は、前述した
データバッファアドレス制御部４７か行う。

５２はデータバッファアドレス制御部４７からの制御信
号によりレジスタ４８．５ＣＦの出力のうちいずれか一
方をデータバッファアドレスとしてデータバッファ３３
に′ｌえるセレクタである。５３は二重化メモリ０エラ
ーと二重化メモリ１エラー信号を受けてエラー判定を行
い、要求元に送るエラー判定部である。ここでのメモリ
エラーは、メモリ〕、２内でデータ読出し時にＦＣＣチ
エツク等により読出しエラーか発生し、た時に各メモリ
１．２から出力されるエラーのことである。このように
構成された回路の動作を説明すれば、以ドのとおりであ
る。

先ず、本発明の概念を示すと第３図に示すようなちとな
る。第６図に示す従来方式と同じく、メモリ０か先行し
、ている例であり、メモリ１からデータか届いた時点で
、比較すべきデータはデータバッファアドレス１か示し
ているので、その内容と比較データレ／メタ３４の内容
とを比較する。

ｌス下、第２図について説明する。処理装置（要求元）
からのデータ転送要求を受けると、メモリ０．１からの
データ転送が開始され、それぞれのデータポート（〕、
１に読出されたデータか保持され、バッフ７４３．４４
にそれぞれのメモリのバリッドビットか保持される。こ
こで、データポート（〕のデータかデータポート１のデ
〜りよりも先に応答かあったものとする。先行データ判
定部３（−）は、！くリットビットをそれぞれのバッフ
ァ４３゜４４から受けてデータポート１］に先にデータ
か届いたと判定し、その旨をデータバッファアドレス制
御部４７に通知する。更に、セレクタ３１にセレクト信
号を与えて、データポート０のデータを出力してデータ
バッファ３３に与える。

先行データ判定部３０からの信号を受けると、データバ
ッファアドレス制御部４７は、セレクタ５２にセレクト
信号を出力し、レジスタ４８のデータポートＯのアドレ
スをセレクトしてデータバッファ３３に′ｊ、える。こ
の結果、データバッファ３３には、セレクタ３１から与
えられているデータがセレクタ５２から与えられるアド
レスに書込まれる。二のデータ書込みと同時に、データ
バッファアトし・ス制御部４７は＋１加算器４つを動作
させて、データバッファ３３のデータポートアドレスを
＋１する。

次に、遅れてデータポー１・１とバッファ４４にメモリ
１から読出したデータとノ＼リットビットか送られてく
る。先行データ判定部３０は、バリッドビットをそれぞ
れのバッファ４３．４４から受けてデータポート１に遅
れたデータか届いたと判定し、その旨をデータバッファ
アドレス制御部４７に通知する。更に、セレクタ１にセ
レクト信号を′ｊえて、データポート１のデータを出力
して比較データレジスタ３４に与える。

この時、比較データレジスタ３４の内容と比較するデー
タのアドレスはし２スタ５０のデータポートアドレス１
から与えられる。そこで、データバッファアドレス制御
部４７は、セレクタ５２にセレクト信号を与えて、レジ
スタ５（−）の内容であるデータポート１アドレスを出
力してデータバ・ファ３３に与える。

次に、転送制御部４６はデータバッファ３３から読出し
たデータを７エノチデータレジスタ４５にセットする。

比較回路３５はフェッチデータレジスタ４５に保持され
ている先行データと、比較データレジスタ′３４に保持
されている後行データとを比較する。比較の結果は、７
エソチデータレジスタ４５の内容と共に、要求元に送ら
れる。つまり、比較回路３５の比較の結果、双方のデー
タか一致したらフェッチデータレジスタ４５の内容はｄ
二しいこと１こなるので、そのデータがメモリから読出
されたデータとして要求元のＭＳＵ（図示せず）に格納
される。

一方、データ転送か終了し、転送制御部４６か終ｒをエ
ラー判定部５′３に通知すると、該エラー判定部５３は
データ転送中に読出しエラーが発生したら、その旨を要
求元に通知する。

以ト、メモリ０からのデータが先行した場合を例にとっ
て説明したか、メモリ１からのデータか先行する二とも
ある。その場合には、セレクタ１の出力かデータバッフ
ァ３３に与えられ、セレクタ（−〕の出力は比較データ
レジスタ３４にセットされる。この時のデータへソファ
３３のデータ書込みアドレスはデータポー１・１アドレ
スを保持するレジスタ５０から与えられる。そして、デ
ータ１１ツフア３３から読出したデータと比較データレ
ジスタ３４の内容とか比較回路３５て比較されることに
なる。

第４図は本発明の動作を示すタイムチャートである。図
中、Ｗはデータバッファ書込みステート、Ｒはデータハ
ソファ読出しステート、Ｃは比較ステートである。先ず
、データポート０に先にデータが入ってくる（■）。こ
のデータはデータ１１ツフ７３′うに書込まれると同時
にフェッチデータレジスタ４５にセントされる。

次に、データポート１にデータか入ってくる（■）。こ
のデータは比較データレジスタ３４にセントされる（■
）。この状態で、データバッファ′３３から読出された
データ（フェッチデータレジスタ４５の出力）と比較デ
ータレジスタ３４の出力とが比較回路３５て比較される
（■）。以下、同様である。

［発明の効果］ 以上、詳細に説明したように、本発明によれば先管Ｉデ
ータをデータバッファに、後行データを比較データしシ
スタにセットすることにより二重化メモリから読出した
データを順にタイミンクよく比較することができ、二重
化メモリから読出したデータを格納する・１ソフアの容
量を削減することができる。

【図面の簡単な説明】

第１図は本発明の原理ブロク図、 第２図は本発明の一実施例を示す構成ブロック図、 第゛３図は本発明による比較方式の概念図、第４図は本
発明の動作を示すタイムチャート、第５図は従来システ
ムの構成例を示すブロフク図、 第６図は従来の比較方式の概念図である。 第１図において、 １．２は二重化メモリ、 ３０は先行データ判定部、 ３１、　３２はセレクタ、 ３３はデータバッファ、 ３４は比較データレンスタ、 ３５は比較回路である。

Claims (1)

1. 【特許請求の範囲】 二重化メモリを構成するメモリ（１）、（２）と、 これらメモリ（１）、（２）の出力を受けてどちらのメ
   モリからのデータが先行しているかを判定する先行デー
   タ判定部（３０）と、 前記二重化メモリ（１）、（２）のそれぞれの出力を受
   けていずれか一方をセレクトする第１のセレクタ（３１
   ）と、 同じく前記二重化メモリ（１）、（２）のそれぞれの出
   力を受けていずれか一方をセレクトする第２のセレクタ
   （３２）と、 前記第１のセレクタ（３１）の出力を格納するデータバ
   ッファ（３３）と、 前記第２のセレクタ（３２）の出力を受ける比較データ
   レジスタ（３４）と、 これらデータバッファ（３３）及び比較データレジスタ
   （３４）の出力を比較する比較回路（３５）とを具備し
   、 前記先行データ判定部（３０）出力により第１及び第２
   のセレクタ（３１）、（３２）を制御して先行データを
   データバッファ（３３）に、後行データを比較データレ
   ジスタ（３４）にそれぞれ格納して、比較回路（３５）
   によりデータ比較する時のタイミングをとるように構成
   したことを特徴とする二重化メモリの読出し比較システ
   ム。