JPH0449593A - ダイナミックｒａｍ制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ダイナミックラム（ＤＲＡＭ）の制御回路に
係り、特にＤＲＡＭ制御装置を複数のＬＳＩで構成する
際のＬＳＩ機能分割方法に関する。

〔従来の技術〕

一般に、ダイナミックＲＡＭ　（ＤＲＡＭ）をアクセス
するには、メモリアドレスをロウアドレスとカラムアド
レスとに分けて与える必要があり、これらと一定の時間
関係を持たせて、ロウアドレスストローブ（ＲＡＳ）信
号、カラムアドレスストローブ（ＣＡＳ）信号を与えて
やらなければならない。また、データのり−ド／ライト
を区別するためにライトイネプル（ＷＥ）信号も与えて
やる必要がある。

従来、これらのコントロール信号は、例えば特開昭６２
−２５２５９１号公報に記載されるように、ＲＡＳ、Ｃ
ＡＳ、ＷＥについてはタイミングコントローラから与え
、メモリアドレスは、タイミングコントローラの指示に
より別ＬＳＩから与えている。

また、データに関しては、単にバスゲートを介してＤＲ
ＡＭとデータバスとを接続しているだけであるが、デー
タのエラー検出、訂正を行なう場合には、ＤＲＡＭとバ
スゲートとの間に、さらにエラー検出、訂正のための回
路を設けることになる。

〔発明が解決しようとする課題〕

上記従来技術は、ＤＲＡＭ制御回路の集積回路化はタイ
ミングコントローラ部のみにとどまっている。このため
、ＤＲＡＭタイミング設計上重要なロウアドレス信号と
ＲＡＳ信号、カラムアドレスとＣＡＳ信号等の時間関係
に信号のＬＳＩ間渡りによる遅延等が含まれ、アクセス
タイムあるいはサイクルタイムの増大を招いている。

また、メモリバンクを拡張する場合には、部品３　・ −＞、４・ 点数が大幅に増加してしまい、信頼性の低下を招くとい
った問題もある。

これらの問題を解決するために、ＤＲＡＭ制御回路の全
ての機能を１つのＬＳＩに納めることが考えられるが、
この場合は、ＬＳＩピン数が膨大なものとなり、コスト
等の面からも実用的ではない。

本発明の目的は、ＬＳＩ化によりアクセスタイム、サイ
クルタイムを短縮すると共に、ＬＳＩ分割によりＬＳＩ
ピン数の分配を適切に行なったＤＲＡＭ制御回路を提供
することにある。

また、本発明の他の目的は、メモリバンクの拡張に対し
容易に対応しうるようにＬＳＩ化されたＤＲＡＭ制御回
路を提供することにある。

〔課題を解決するための手段〕

上記目的を達成するために、本発明のダイナミックＲＡ
Ｍ制御回路は、メモリフリエストの受入れと、ロウアド
レスストローブ、カラムアドレスストローブ等のコント
ロール信号およびメモリアドレス信号の生成を第１のＬ
ＳＩで一括して行ない、ダイナミックＲＡＭとデータバ
スとの間の入出力データの受け渡しを第２のＬＳＩで行
なうようにしたものである。

また、スキューを最小化するために、相互に厳しい時間
関係が要求されるコントロール信号およびメモリアドレ
ス信号の出力ルートを同一種類のゲートの組合せで構成
したものである。

さらに、メモリバンクの拡張に容易に対応をし得るよう
に、第１のＬＳＩに、複数組のコントロール信号の生成
機能を持たせ、それぞれのメモリバンクを構成するダイ
ナミックＲＡＭを制御できるようにしたものである。

〔作用〕

本発明のダイナミックラム制御回路は、ＲＡＳ。

ＣＡＳ等のコントロール信号およびメモリアドレス信号
の生成とメモリリフニス１〜の受付を第１のＬＳＩで一
括して行なっているので、ＬＳＩ渡りによる信号の遅延
をなくすことができ、これにより、アクセスタイムある
いはサイクルタイムの短縮を図ることができる。

、Ｘ６゜ また、第２のＬＳＩをデータ系ＬＳＩとすることでＬＳ
Ｉピン数を第１．第２のＬＳＩに適当に分けることがで
きる。これにより、データ幅が大きくなった場合でもＬ
ＳＩピンの総数が極端に大きくなることを防ぐことがで
きる。

また、第１のＬＳＩにおいて、各コントロール信号の出
力ルートを同一種類のゲートの組合せで構成することに
より、各コントロール信号の間のスキューを最小限に抑
えることができ、アクセスタイムあるいはサイクルタイ
ムをより短くすることができる。

さらに、第１のＬＳＩに複数組のコントロール系信号の
生成機能を持たせ、第２のＬＳＩを増設することにより
、各ＬＳＩのピン数のバランスを保ちつつ、メモリバン
クの拡張に容易に対応することができる。

〔実施例〕

以下、本発明の実施例を図を用いて説明する。

第１図は本発明の一実施例を示すブロック図である。

第１図において、コントロール系ＬＳＩＩは、メモリリ
クエストを受ける優先制御回路４）各種タイミング信号
を生成するメモリタイミング制御回路５）リクエスト元
からのアドレスを保持するアドレスレジスタ６、及び、
メモリ３に供給するロウアドレス／カラムアドレスの切
換えを行なうセレクタ回路７によって構成される。また
、データ系ＬＳＩ２は、書き込みデータを保持するライ
トデータレジスタ８、書き込みデータのエラーチェック
コード（ＦＣＣ）を生成するＦＣＣ生成回路９、読み出
しデータのエラー検出・訂正を行なうＦＣＣ訂正検出回
路１１及び読み出しデータを一時保持するリードデータ
レジスタ１０によって構成される。

次に各々のＬＳＩについてその動作を説明する。

コントロール系ＬＳＩは、図示しない処理装置、入出力
装置等からのメモリリクエスト１２をリクエスト優先制
御回路４で受け取る。リクエスト優先制御回路４では、
リクエスト元（複数のリクエストが重複した場合は、優
先度の最も高いリクエスト元）に対し受付信号を返し、
メモリタイミング制御回路５に起動信号２０を送る。

メモリタイミング制御回路５では、リクエスト優先制御
回路４からの起動信号２０をトリガとして、ＤＲＡＭ３
への制御信号であるＲＡＳ　（ローアドレスストローブ
）１７、ＣＡＳ　（カラムアドレスストローブ）１８、
ＷＥ　（ライトイネーブル）１９．コントロール系ＬＳ
ＩＩ内のアドレスレジスタ６へのアドレスラッチ信号２
１）同じくセレクタ回路７へのロウアドレス選択信号２
２）およびデータ系ＬＳＩ２内のライトデータレジスタ
８へのライトデータラッチ信号２。３）リードデータレ
ジスタ１０へのリードデータラッチ信号２４を生成する
。

リクエスト元からのリクエストアドレス１３は、メモリ
タイミング制御回路５からのアドレスラッチ信号２Ｉに
よりアドレスレジスタ６に保持される。

アドレスレジスタに保持されたリクエストアドレスは、
セレクタ回路７によって、ロウアドレスとカラムアドレ
スが選択されてメモリ３にメモリアドレス１６として供
給される。ここで、ロウアドレスとカラムアドレスの切
換は、メモリタイミング制御回路５からのロウアドレス
選択信号２２に従って行なわれる。

一方、データ系ＬＳＩ２では、まずデータ書込み時には
、リクエスト元からのライトデータ１４をコントロール
系ＬＳＩＩからのライトデータラッチ信号２３に従って
ライトデータレジスタ８に保持する。そして、ＦＣＣ生
成回路９においてＦＣＣを生成し、ライトデータにＥＣ
Ｃを付加したものをメモリデータ１５としてＤＲＡＭ３
へ供給する。

また、データ読出し時には、ＦＣＣ訂正検出回路１１で
ＤＲＡＭ３より読出したメモリデータ１５のエラー検出
及び訂正を行ない、コントロール系ＬＳＩＩからのり一
ドデータラッチ信号２４に従ってリードデータレジスタ
ＩＯにリードデータを保持し、リクエスト元にリードデ
ータ１４を返却する。

第２図はＬＳＩＩ内部の出力ルートの回路例を示す図で
あり、第２図は、メモリアドレス信号の出力ルート、第
３図は、ＲＡＳ信号の出力ルートの回路例をそれぞれ示
している。

第２図において、フリップフロップ３１．３２は、それ
ぞれロウアドレス、カラムアドレスを発生しており、ロ
ウアドレス選択信号２２に従ってＡＯＲゲート３３でそ
の一方が選択され、バッファ３４を介しメモリアドレス
信号１６として出力される。一方、第３図においてフリ
ップフロップ３５は、ＲＡＳ信号を発生しており、ＡＯ
Ｒゲート３６、バッファ３７を介しＲＡＳ信号１７とし
て出力される。

第２図および第３図に示す回路において、ゲート間の信
号伝搬の遅延時間は無視できるものとして、ＡＯＲゲー
ト３。３）バッファ３４での遅延時間をそれぞれ１．．
１．とすれば、ロウアドレス選択信号２２でロウアドレ
スが選択されてからメモリアドレス信号１６として出力
されるまでの遅延時間は、ｔ、＋ｔｂとなる。また、Ａ
ＯＲゲート３６、バッファ３７での遅延時間をそれぞれ
ｔ。、ｔ４とすれば、フリップフロップ３５にＲＡＳが
設定されてからＲＡＳ信号として出力されるまでの遅延
時間は、１）＋１．となる。ここで、ＡＯＲゲート３３
と３６、バッファ３４と３７が同一種類のゲートであれ
ば、ｔ、＝ｔ０．ｔｂ＝ｔｄとなって、ロウアドレスが
選択されてから出力されるまでの遅延時間と、ＲＡＳ信
号が設定されてから出力されるまでの遅延時間は等しく
なる。

例えば、ロウアドレスとＲＡＳの間には、厳しい時間関
係が要求されるが、第２図および第３図に示すように、
両者を同一種類のゲートで構成すると、ゲートにおける
遅延時間を考慮せずに両者の間のタイミングを設定する
ことができる。

以上述べたように、リクエスト優先制御回路４）メモリ
タイミング制御回路５）アドレスレジスタ６、およびセ
レクタ回路７を同−ＬＳＩ内に納めることにより、起動
信号２０、アドレスラッチ信号２１）ロウアドレス選択
信号２４等のＤＲＡＭを制御するためのコントロール信
号生成に必要な信号の遅延時間は、ＬＳＩ内での伝搬遅
延時間のみとすることができる。従って、これらの信号
のＬＳＩ間渡りによる遅延時間を無くすことができ、ア
クセスタイムの短縮、短かいサイクルピッチでのリクエ
スト受付を実現できる。

・Ｆべ また、厳しい時間関係が要求される、ロウアドレスとＲ
ＡＳ信号、カラムアドレスとＣＡＳ信号等のコントロー
ル信号の出力ルートを同一種類のゲートで構成すること
で、コントロール信号間のタイミングをゲートにおける
信号の遅延時間を考慮する必要なく設定することができ
る。これによりさらにアクセスタイムを短縮することも
可能である。

次に、本発明によるメモリシステムの拡張性について、
第４図、第５図を例に説明する。

メモリ容量やメモリスループットの増加を狙って、メモ
リバンク数を増す場合には、例えば第４図に示すような
構成とすることができる。

第４図において、コントロール系ＬＳＩ４１は、メモリ
制御に必要なコントロール信号４４およびデータ系ＬＳ
Ｉ４２ａ、４２ｂの制御に必要なコントロール信号４５
をそれぞれ２系続出力するようにしたものである。

コントロール信号４４．４５は、バンク数の増加に併な
う信号線の増加が比較的少なくて済むため、１′２） １つのコントロール系ＬＳＩより２系統分のコントロー
ル信号を出力するようにすることは容易である。一方、
データ系の信号線は数が多く、２系統分のデータを１つ
のデータ系ＬＳＩで制御するためにはＬＳＩピン数を大
幅に増加させなければならず、量産型のゲートアレイで
構成することは困難であるため、１つのデータ系ＬＳＩ
で１つのメモリバンクのデータを制御するようにしてい
る。

第４図では、データ系ＬＳＩ４２ａがメモリバンク４３
ａ、データ系ＬＳＩ４２ｂがメモリバンク４３ｂのデー
タを制御している。

第５図は、第４図のメモリシステムをさらに拡張したも
のである。

第５図では、コントロール系ＬＳＩ５１ａがデータ系Ｌ
ＳＩ５２ａ、５２ｂ、およびメモリバンク５３ａ、５３
ｂを制御し、コントロール系ＬＳＩ５１ｂがデータ系Ｌ
ＳＩ５２ｃ、５２ｄ、およびメモリバンク５３ｃ、５３
ｄを制御しており、４つのメモリバンクからなるメモリ
システムを構成している。また、第５図のメモリシステ
ムでは、リクエスト元からのりり、１３・ 、１４　。

エストをコントロール系ＬＳＩ５１ａで一括して受付け
、コントロール信号生成のトリガとなる起動信号５４を
コントロール系ＬＳＩ５１ｂに伝達するようにしている
。

本実施例ではコントロール系ＬＳＩにはメモリ２バンク
分のコントロール機能を、データ系ＬＳＩにはメモリ１
バンク分のデータ処理機能を持たせている。従って、例
えば、データ幅３２ビツト、リクエスト側のアドレス幅
を３１ビツトとした場合において、ＩＭピントＤＲＡＭ
とのインタフェースを考えると、コントロール系ＬＳＩ
については、アドレスバスとのインタフェースに３１ピ
ン、ＤＲＡＭとのインタフェースは１バンク当りメモリ
アドレス１０ピン、ＲＡＳ、ＣＡＳ、ＷＥ各１ピンの計
１３ピンを要し、その他にリクエストピン等を含めても
１００ピン程度のＬＳＩに納めることができる。また、
データ系ＬＳＩについては、データバスとのインタフェ
ースに３２ピン、ＤＲＡＭとのインタフェースに３９ピ
ン（データ３２ビツト十ＦＣＣ７ビツト）を要し、コン
トロール系ＬＳＩと同様に１００ピン程度のＬＳＩに納
めることができる。

このように、ＤＲＡＭの制御回路をコントロール系とデ
ータ系とに分けたＬＳＩで構成することにより、ＬＳＩ
ピン数を両ＬＳＩにバランスよく配分でき、拡張性の高
いメモリシステムを実現することができる。

上記実施例では、コントロール系ＬＳＩにメモリ２バン
ク分のコントロール機能を、またデータ系ＬＳＩに１バ
ンク分のデータ処理機能を持たせた場合について説明し
たが、本発明はこれに限定されるものではなく、ＬＳＩ
のゲート数、あるいはピン数の許す範囲において、各々
のＬＳＩが対応できるメモリバンク数を変更してもよい
。

〔発明の効果〕

本発明によれば、ＤＲＡＭ制御信号間の信号の遅延時間
差によるスキューを小さくできるので、ＤＲＡＭアクセ
スタイム、サイクルタイムを減少させた。より高性能な
メモリシステムを提供することができる。

、ＩＪも゛・。

、１奪−１） また、コントロール系ＬＳＩとデータ系ＬＳＩに分割し
たＬＳＩ化により、ＬＳＩピン数を適当に分配すること
ができ、量産型のゲートアレイの利用が可能な、低コス
トのＤＲＡＭ制御ＬＳＩを提供することができる。

さらに、複数のコン１〜ロール系ＬＳＩとデータ系ＬＳ
Ｉを組合せることでメモリバンクの増設を容易に行なう
ことができ、拡張性の高いメモリシステムを提供するこ
とができる。

【図面の簡単な説明】

第１図は、本発明の一実施例を示すブロック図、第２図
は、メモリアドレス信号の出力ルートの回路例を示す図
、第３図はＲＡＳ信号の出力ルートを示す図、第４図は
データ系ＬＳＩを拡張した２つのメモリバンクからなる
メモリシステムを示すブロック図、第５図はコントロー
ル系ＬＳＩ及びデータ系ＬＳＩを拡張した４つのメモリ
バンクからなるメモリシステムを示すブロック図である
。 １　・コントロール系ＬＳＩ、２・データ系ＬＳＩ、３
・・ＤＲＡＭ、４　リクエスト優先制御回路、５・メモ
リタイミング制御回路、６・・・アドレスレジスタ、７
・・・アドレスセレクタ回路、８・・・ライトデータレ
ジスタ、９・・・ＦＣＣ生成回路、１０・・・り一ドデ
ータレジスタ、１１・・・ＥＣＣ訂正検出回路。

Claims (1)

1. 【特許請求の範囲】 １）ダイナミックＲＡＭを用いて構成されるメモリシス
   テムのダイナミックＲＡＭ制御回路において、クリエス
   タからのメモリアクセス要求信号を受け入れ前記ダイナ
   ミックＲＡＭの動作タイミングを制御するコントロール
   信号および前記ダイナミックＲＡＭへメモリアドレスを
   与えるメモリアドレス信号を生成する第１のＬＳＩと、
   前記ダイナミックＲＡＭとデータバスとの間で入出力デ
   ータの受渡しを行なう第２のＬＳＩとで構成されること
   を特徴とするダイナミックＲＡＭ制御回路。 ２）前記第２のＬＳＩは、データ書込み時は、書込みデ
   ータにエラーチェックコードを付加し、データ読出し時
   は、読出しデータのエラー検出および訂正を行なうこと
   を特徴とする請求項１記載のダイナミックラム制御回路
   。 ３）前記第１のＬＳＩは、前記メモリアドレス信号とし
   て、ロウアドレス信号とカラムアドレス信号とを生成し
   、前記コントロール信号として、前記ロウアドレス信号
   の読み込みタイミングを示すロウアドレスストローブ信
   号と、前記カラムアドレス信号の読み込みタイミングを
   示すカラムアドレスストローブ信号と、前記クリエスタ
   からのアクセス要求が書き込みであるか読み出しである
   かを示すライトイネーブル信号とを生成することを特徴
   とする請求項１または２記載のダイナミックＲＡＭ制御
   回路。 ４）前記第１のＬＳＩは、前記コントロール信号および
   メモリアドレス信号のうち相互に厳しい時間関係が要求
   される信号の出力ルートを同一のゲート構成で構成した
   ことを特徴とする請求項３記載のダイナミックＲＡＭ制
   御回路。 ５）前記メモリシステムが複数のメモリバンクを有する
   請求項１、２、３または４記載のダイナミックＲＡＭ制
   御回路において、前記第１のＬＳＩは、前記コントロー
   ル信号を複数組生成し、前記メモリバンクを構成するダ
   イナミックＲＡＭのそれぞれを制御することを特徴とす
   るダイナミックＲＡＭ制御回路。