JPH04150070A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04150070A JPH04150070A JP27556690A JP27556690A JPH04150070A JP H04150070 A JPH04150070 A JP H04150070A JP 27556690 A JP27556690 A JP 27556690A JP 27556690 A JP27556690 A JP 27556690A JP H04150070 A JPH04150070 A JP H04150070A
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- 238000009792 diffusion process Methods 0.000 claims abstract description 32
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は半導体装置、特に詳しくは集積回路を構成す
るＭＯＳトランジスタの構造に関するものである。
るＭＯＳトランジスタの構造に関するものである。
［従来の技術］
第３図は、ＭＯＳ トランジスタの一例どして、Ｎチャ
ネルＭＯＳトランジスタの従来の構成を示す模式説明図
である。
ネルＭＯＳトランジスタの従来の構成を示す模式説明図
である。
図において、１はＰ型低抵抗シリコン基板、２はＰ型高
抵抗シリコンエピタキシャル層、３はＮ型ドレイン拡散
層、４はＮ型ソース拡散層、５はＰ型拡散層、６はゲー
ト絶縁膜、７はゲート電極、８は素子分離絶縁膜、９は
眉間絶縁膜、１０は金属配線である。
抵抗シリコンエピタキシャル層、３はＮ型ドレイン拡散
層、４はＮ型ソース拡散層、５はＰ型拡散層、６はゲー
ト絶縁膜、７はゲート電極、８は素子分離絶縁膜、９は
眉間絶縁膜、１０は金属配線である。
本構造は、現在の一般的な半導体プロセスにより製造さ
れる、−ａ的なＮチャネルＭＯ３Ｉ−ランジスタである
ので詳細な説明は省略する。
れる、−ａ的なＮチャネルＭＯ３Ｉ−ランジスタである
ので詳細な説明は省略する。
［発明が解決しようとする課題］
上記第３図の従来例の構造における問題点として、次の
ようなことが指通される。
ようなことが指通される。
（］） 従来の構造のＭＯ３Ｉ−ランジスタを、ＬＳ
Ｉの出力バッファの様な大電流を必要とするようなトラ
ンジスタとして集積回路に使用した場合、ＭＯ３Ｉ−ラ
ンジスタ内では、ドレイン近傍において、インパクトイ
オナイゼーションにより多数の電子、正孔対が発生する
。このとき正孔は基板に向かって移動し、基板電流が生
し、それにより基板電位が上昇してしまう。
Ｉの出力バッファの様な大電流を必要とするようなトラ
ンジスタとして集積回路に使用した場合、ＭＯ３Ｉ−ラ
ンジスタ内では、ドレイン近傍において、インパクトイ
オナイゼーションにより多数の電子、正孔対が発生する
。このとき正孔は基板に向かって移動し、基板電流が生
し、それにより基板電位が上昇してしまう。
従来構造のＭＯＳ トランジスタにおいては、ＭＯＳト
ランジスタ下には充分低抵抗なＰ型基板が存在し、上述
した様な基板電位の上昇は、通常の高抵抗基板上に形成
されたＭＯＳトランジスタと比較すると小さい。しかし
ながら、ＭＯＳトランジスタの短チヤネル化が進む中で
、基板電流は益々増加し、第３図に示す従来例のように
Ｐ型拡散層と、Ｎ型ソース拡散層との距離が大きい場合
には、Ｎ型ソース拡散層近傍の基板電位が上昇してしま
う。、特にアナログ回路の様に、ＭＯＳ トランジスタ
の特性が少しでも変化してしまうと特性不良となってし
まう回路においては、基板電位の上昇は極力避けねばな
らない。また、ＣＭＯ３回路のようにＰチャネルＭＯＳ
トランジスタが隣接する場合には、この基板電位上昇に
よりラッチアップを引き起こし易くなり、これも避けね
ばならない問題である。
ランジスタ下には充分低抵抗なＰ型基板が存在し、上述
した様な基板電位の上昇は、通常の高抵抗基板上に形成
されたＭＯＳトランジスタと比較すると小さい。しかし
ながら、ＭＯＳトランジスタの短チヤネル化が進む中で
、基板電流は益々増加し、第３図に示す従来例のように
Ｐ型拡散層と、Ｎ型ソース拡散層との距離が大きい場合
には、Ｎ型ソース拡散層近傍の基板電位が上昇してしま
う。、特にアナログ回路の様に、ＭＯＳ トランジスタ
の特性が少しでも変化してしまうと特性不良となってし
まう回路においては、基板電位の上昇は極力避けねばな
らない。また、ＣＭＯ３回路のようにＰチャネルＭＯＳ
トランジスタが隣接する場合には、この基板電位上昇に
よりラッチアップを引き起こし易くなり、これも避けね
ばならない問題である。
（２） 上述した（１）の問題を避けるためにレイアウ
ト設計者は、Ｎ型ソース拡散層近傍に、Ｐ型拡散層を配
置する様レイアウトを行なうが、Ｐ型拡散層を配置する
分だけ回路パターンサイズが大きくなってしまい、集積
度を犠牲にしなくてはならなくなる。
ト設計者は、Ｎ型ソース拡散層近傍に、Ｐ型拡散層を配
置する様レイアウトを行なうが、Ｐ型拡散層を配置する
分だけ回路パターンサイズが大きくなってしまい、集積
度を犠牲にしなくてはならなくなる。
この発明は、上述したような問題点を解決するためにな
されたもので、回路パターンサイズを大きく取る必要な
く、且つ上述した（１）のようなアナログ回路の特性異
常、及びラッチアップを避は得るＭＯＳトランジスタの
構造を提供することを目的としたものである。
されたもので、回路パターンサイズを大きく取る必要な
く、且つ上述した（１）のようなアナログ回路の特性異
常、及びラッチアップを避は得るＭＯＳトランジスタの
構造を提供することを目的としたものである。
［課題を解決するための手段］
この発明に係わる半導体装置は、ＭＯＳトランジスタの
ソース拡散層と金属配線との接続孔を少なくとも含む領
域の半導体層に溝を形成し、上記溝はソース拡散層と、
局抵抗の半導体層を突き抜け、低抵抗の半導体基板まで
達しており、且つ上記溝内には金属が埋め込まれている
構造を有するＭＯＳ Ｉ−ランジスタである。
ソース拡散層と金属配線との接続孔を少なくとも含む領
域の半導体層に溝を形成し、上記溝はソース拡散層と、
局抵抗の半導体層を突き抜け、低抵抗の半導体基板まで
達しており、且つ上記溝内には金属が埋め込まれている
構造を有するＭＯＳ Ｉ−ランジスタである。
［作用］
この発明においては、ＭＯ３Ｉ−ランジスタのソース拡
散層と金属配線との接続孔下に溝を形成し、その溝を低
抵抗の半導体基板まで達するような深さとし、さらにそ
の溝を金属で埋め込んでいる。
散層と金属配線との接続孔下に溝を形成し、その溝を低
抵抗の半導体基板まで達するような深さとし、さらにそ
の溝を金属で埋め込んでいる。
従って従来では、平面的に、基板に電位を与えるＰ型拡
散層と、ソース拡散層とを接続していたものを、本発明
においては、深さ方向に溝内の金属を通して低抵抗基板
に接続している。このことよ リ、 （１） ソース拡散層と低抵抗の半導体基板とは、非常
に短い距離を金属で接続しているため、接続は非常に低
抵抗であり、Ｎ型ソース拡散層近傍の基板電位の上昇は
なくなり、アナログ回路の特性異常、ラッチアップを生
しない。
散層と、ソース拡散層とを接続していたものを、本発明
においては、深さ方向に溝内の金属を通して低抵抗基板
に接続している。このことよ リ、 （１） ソース拡散層と低抵抗の半導体基板とは、非常
に短い距離を金属で接続しているため、接続は非常に低
抵抗であり、Ｎ型ソース拡散層近傍の基板電位の上昇は
なくなり、アナログ回路の特性異常、ラッチアップを生
しない。
（２） 本発明では、ソース拡散層と、低抵抗の半導体
基板とは深さ方向で接続されるため、基本的に回路パタ
ーンサイズは増大しない。
基板とは深さ方向で接続されるため、基本的に回路パタ
ーンサイズは増大しない。
［実施例コ
第１図は、この発明の一実施例を示すＮチャネルＭＯ８
Ｉ−ランジスタの断面構造図である。５゜８を除く１〜
１０は第３図の従来例の説明において用いたものと同一
符号であり、その構成も同様であるので説明は省略する
。
Ｉ−ランジスタの断面構造図である。５゜８を除く１〜
１０は第３図の従来例の説明において用いたものと同一
符号であり、その構成も同様であるので説明は省略する
。
図において、１１はＮチャネルＭＯ３Ｉ−ランジスタの
Ｎ型ソース拡散層４を突き抜けて、Ｐ型低抵抗シリコン
基板１に達するよう形成された溝であり、１２は溝１１
内に埋め込まれた金属である。
Ｎ型ソース拡散層４を突き抜けて、Ｐ型低抵抗シリコン
基板１に達するよう形成された溝であり、１２は溝１１
内に埋め込まれた金属である。
本例においては、タングステンをＣＶＤン去により形成
している。
している。
以下、第１図の実施例に示したＭＯＳトランジスタの製
造工程を第２図（ａ）〜（Ｃ）の工程手順図に従って説
明する。尚、 （ａ）に至るまでの工程は従来のものと
変わらないので省略する。
造工程を第２図（ａ）〜（Ｃ）の工程手順図に従って説
明する。尚、 （ａ）に至るまでの工程は従来のものと
変わらないので省略する。
（ａ）マスクフォト工程により、溝１１を形成する領域
にフォトレジストを残さないようにして、まず眉間絶縁
膜９をドライエツチング法によりエツチングする。その
後さらにドライエツチング法により、シリコンを所望の
深さまでエツチングし、溝１１を形成する。
にフォトレジストを残さないようにして、まず眉間絶縁
膜９をドライエツチング法によりエツチングする。その
後さらにドライエツチング法により、シリコンを所望の
深さまでエツチングし、溝１１を形成する。
（ｂ）タングステンをＣＶＤ法により堆積し、その後エ
ッチバック法により、溝１１の内部にのみタングステン
１２を残す。
ッチバック法により、溝１１の内部にのみタングステン
１２を残す。
（ｃ）その後は、従来の一般的な製造工程に従って製造
される。
される。
本実施例においては、溝１１に埋め込まれる金属１２と
、配線用の金属１０とは異種のものを用いたが、同種の
ものを用いても構わない。その場合には製造工程はさら
に簡略化も可能である。また、本実施例においては、タ
ングステンは、溝内に埋め込むためだけに使われたが、
ソース拡散層４、及びドレイン拡散層３と金属配線１０
との接続孔内の埋め込み用と兼用することも可能である
。
、配線用の金属１０とは異種のものを用いたが、同種の
ものを用いても構わない。その場合には製造工程はさら
に簡略化も可能である。また、本実施例においては、タ
ングステンは、溝内に埋め込むためだけに使われたが、
ソース拡散層４、及びドレイン拡散層３と金属配線１０
との接続孔内の埋め込み用と兼用することも可能である
。
［発明の効果］
この発明は、以上説明した通り、低抵抗の半導体基板上
に高抵抗の半導体層が形成され、さらにその上に形成さ
れたＭＯＳｌ−ランジスタのソース拡散層と、金属配線
との接続孔下の半導体層に、ソース拡散層を突き抜けて
低抵抗の半導体基板に達する溝を設け、その溝内に金属
を埋め込んだ構造を提供している。これにより、ＬＳＩ
の出力ハッファの様に、大電流を必要とするような場合
においても、ソース拡散層と低抵抗の半導体基板間の抵
抗を、非常に低抵抗とすることができ、アナログ回路の
特性不良、およびラッチアップを防止することができる
。
に高抵抗の半導体層が形成され、さらにその上に形成さ
れたＭＯＳｌ−ランジスタのソース拡散層と、金属配線
との接続孔下の半導体層に、ソース拡散層を突き抜けて
低抵抗の半導体基板に達する溝を設け、その溝内に金属
を埋め込んだ構造を提供している。これにより、ＬＳＩ
の出力ハッファの様に、大電流を必要とするような場合
においても、ソース拡散層と低抵抗の半導体基板間の抵
抗を、非常に低抵抗とすることができ、アナログ回路の
特性不良、およびラッチアップを防止することができる
。
また、従来においては、上記問題を防止するために、基
板と同導電型の拡散層を、ソース拡散層と隣接して配置
する必要があり、それにより回路パターンサイズの増大
を招いていたが、本発明においては、その必要もないた
め、集積度の向上も図ることが可能である。
板と同導電型の拡散層を、ソース拡散層と隣接して配置
する必要があり、それにより回路パターンサイズの増大
を招いていたが、本発明においては、その必要もないた
め、集積度の向上も図ることが可能である。
第１図は、この発明の一実施例を示すＮチャネルＭＯＳ
トランジスタの模式構造断面図、第２図（ａ）〜（ｃ）
は、実施例のＮチャネルＭＯＳトランジスタの工程説明
図、第３図は、従来の一船釣ＮチャネルＭＯ３ｌ−ラン
ジスタの模式構造断面図である。 図において、１はＰ型低抵抗シリコン基板、２はＰ壁高
抵抗シリコンエピタキシャル層、３はＮ型ドレイン拡散
層、４はＮ型ソース拡散層、５はＰ型拡散層、６はゲー
ト絶縁膜、７はゲート電極、８は素子分離絶縁膜、９は
眉間絶縁膜、１０は金属配線、１１は半導体基板内に形
成された溝、１２は溝内に埋め込まれた金属（タングス
テン）である。 以上 出願人 セイコーエプソン株式会社
トランジスタの模式構造断面図、第２図（ａ）〜（ｃ）
は、実施例のＮチャネルＭＯＳトランジスタの工程説明
図、第３図は、従来の一船釣ＮチャネルＭＯ３ｌ−ラン
ジスタの模式構造断面図である。 図において、１はＰ型低抵抗シリコン基板、２はＰ壁高
抵抗シリコンエピタキシャル層、３はＮ型ドレイン拡散
層、４はＮ型ソース拡散層、５はＰ型拡散層、６はゲー
ト絶縁膜、７はゲート電極、８は素子分離絶縁膜、９は
眉間絶縁膜、１０は金属配線、１１は半導体基板内に形
成された溝、１２は溝内に埋め込まれた金属（タングス
テン）である。 以上 出願人 セイコーエプソン株式会社
Claims (1)
- 低抵抗の半導体基板上に高抵抗の半導体層が形成されて
おり、上記高抵抗の半導体層上にＭＯＳトランジスタが
形成されて成る半導体装置において、上記ＭＯＳトラン
ジスタのソース拡散層と金属配線との接続孔を少なくと
も含む領域の半導体層には溝が形成され、上記溝はソー
ス拡散層と、上記高抵抗の半導体層を突き抜け、上記低
抵抗の半導体基板に達しており、且つ上記溝内には金属
が埋め込まれていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27556690A JPH04150070A (ja) | 1990-10-15 | 1990-10-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27556690A JPH04150070A (ja) | 1990-10-15 | 1990-10-15 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04150070A true JPH04150070A (ja) | 1992-05-22 |
Family
ID=17557236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27556690A Pending JPH04150070A (ja) | 1990-10-15 | 1990-10-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04150070A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0676815A1 (en) * | 1994-04-05 | 1995-10-11 | Kabushiki Kaisha Toshiba | Metal-oxide semiconductor device with a substrate contact structure |
-
1990
- 1990-10-15 JP JP27556690A patent/JPH04150070A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0676815A1 (en) * | 1994-04-05 | 1995-10-11 | Kabushiki Kaisha Toshiba | Metal-oxide semiconductor device with a substrate contact structure |
| US5929488A (en) * | 1994-04-05 | 1999-07-27 | Kabushiki Kaisha Toshiba | Metal-oxide semiconductor device |
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