JPH04150338A - クロック抽出回路 - Google Patents
クロック抽出回路Info
- Publication number
- JPH04150338A JPH04150338A JP2272565A JP27256590A JPH04150338A JP H04150338 A JPH04150338 A JP H04150338A JP 2272565 A JP2272565 A JP 2272565A JP 27256590 A JP27256590 A JP 27256590A JP H04150338 A JPH04150338 A JP H04150338A
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- JP
- Japan
- Prior art keywords
- output
- consecutive
- circuit
- shift register
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ディジタル伝送システムにおける受信側のク
ロック抽出回路に関し、特にディジタル位相同期回路を
用い、位相比較器には波形差分法（Ｗａｖｅ Ｄｉｆｆ
ｅｒｅｎｃｅ Ｍｅｔｈｏｄ ：以下ＷＤＭ法という）
を用いたクロック抽出回路に関する。
ロック抽出回路に関し、特にディジタル位相同期回路を
用い、位相比較器には波形差分法（Ｗａｖｅ Ｄｉｆｆ
ｅｒｅｎｃｅ Ｍｅｔｈｏｄ ：以下ＷＤＭ法という）
を用いたクロック抽出回路に関する。
従来、波形差分法による位相比較器（以下ＷＤＭ位相比
較器という）を用いたクロック抽出回路には、「昭和６
１年度電子通信学会通信部門全国大会論文ＪＰ２−１８
のｒ２Ｂ＋Ｄエコーキャンセラー用低ジッタＰＬＬの検
討」（国米、篠塚他）に示されるものがある。その基本
構成を第７図のブロック図に示す。ＷＤＭ位相比較器１
０の出力は、ループフィルタ２０と可変分周器２３とに
接続される。ループフィルタ２０は、ＷＤＭ位相比較器
１０の出力に符号量干渉による雑音（パターンジッタ）
が現れるためにラグリード型よりも完全積分型の方が適
している。ＶＣＸＯ２１は本来の伝送りロックレートよ
り数十倍高い周波数で発振するもので、この出力を可変
分周器２３で分周して、抽出クロックを得る。その分周
比は初期トレーニング時のみＷＤＭ位相比較器１０の出
力により制御される。
較器という）を用いたクロック抽出回路には、「昭和６
１年度電子通信学会通信部門全国大会論文ＪＰ２−１８
のｒ２Ｂ＋Ｄエコーキャンセラー用低ジッタＰＬＬの検
討」（国米、篠塚他）に示されるものがある。その基本
構成を第７図のブロック図に示す。ＷＤＭ位相比較器１
０の出力は、ループフィルタ２０と可変分周器２３とに
接続される。ループフィルタ２０は、ＷＤＭ位相比較器
１０の出力に符号量干渉による雑音（パターンジッタ）
が現れるためにラグリード型よりも完全積分型の方が適
している。ＶＣＸＯ２１は本来の伝送りロックレートよ
り数十倍高い周波数で発振するもので、この出力を可変
分周器２３で分周して、抽出クロックを得る。その分周
比は初期トレーニング時のみＷＤＭ位相比較器１０の出
力により制御される。
ここでＷＤＭ法の原理を第８図及び第９図を用いて説明
する。
する。
まず、第８図において、波形差分Ａｎは次のように表わ
される。
される。
Ａｎ＝＝ａｎＸ （ａｎ−＋ ａｎ＋＋）
・・・・・・（１）波形点ａｎが波形のピーク点に重
なったとき、Ａｎの値は０になることに着目し、ＶＣＸ
Ｏ２１の発振周波数を変動させてＡｎの値が常に０に近
づくように系を制御することにより、クロック成分を抽
出することができる。ただし、Ａｎをそのまま用いて制
御を行うのでは系の安定性に問題があることから、実際
にはＡｎを積分して用いることが多い。例えば、 ５ｎ＝Ａｎ＋２ Ａｎ−＋ −＝ （
２）として、Ｓｎ＞Ｏの時はＶＣＸＯ２１の発振周波数
を上げる制御、またＳｎ＜０のときはｖｃｘ。
・・・・・・（１）波形点ａｎが波形のピーク点に重
なったとき、Ａｎの値は０になることに着目し、ＶＣＸ
Ｏ２１の発振周波数を変動させてＡｎの値が常に０に近
づくように系を制御することにより、クロック成分を抽
出することができる。ただし、Ａｎをそのまま用いて制
御を行うのでは系の安定性に問題があることから、実際
にはＡｎを積分して用いることが多い。例えば、 ５ｎ＝Ａｎ＋２ Ａｎ−＋ −＝ （
２）として、Ｓｎ＞Ｏの時はＶＣＸＯ２１の発振周波数
を上げる制御、またＳｎ＜０のときはｖｃｘ。
の発振周波数を下げる制御、５ｎ＝Ｏのときは発振周波
数の変化なしという制御をそれぞれ行う。
数の変化なしという制御をそれぞれ行う。
ンフ？
常に、第９図および第１表により、ａ、と入力波形のピ
ーク点との位相関係によりＶＣＸＯ２１の制御がどちら
になるかを示す。いずれの場合もａ、のポイントが入力
波形のピーク点に近づくようにＶＣＸＯの発振周波数が
制御される。
ーク点との位相関係によりＶＣＸＯ２１の制御がどちら
になるかを示す。いずれの場合もａ、のポイントが入力
波形のピーク点に近づくようにＶＣＸＯの発振周波数が
制御される。
第９図（ａ）の場合、ａ、−＋、ａｎが（Ｏｒ ａ ｎ
＋１が（−）で、Ａｎが（＋）となり、ＶＣＸＯ２１の
発振周波数を上げるよう制御される。第９図（ｂ）〜（
ｄ）も、これら第１表からその制御方向がわかる。
＋１が（−）で、Ａｎが（＋）となり、ＶＣＸＯ２１の
発振周波数を上げるよう制御される。第９図（ｂ）〜（
ｄ）も、これら第１表からその制御方向がわかる。
この波形差分法は、入力波形にピーク点が存在する波形
（たとえばバイポーラ波形）が来ることを前提としたも
のである。したがって、バイポーラ波形の場合、伝送デ
ータ「１」が送られてくるときはピーク点がある波形に
なるが、伝送データ「０」が送られてくる場合、前述の
（１）式で示したＡｎの値が０となる確率が高い。この
ため抽出クロックが入力波形に同期している場合に長い
０の連続が入力されると、ＶＣＸＯの制御がかからなく
なり、同期外れの起こしやすくなるという欠点がある。
（たとえばバイポーラ波形）が来ることを前提としたも
のである。したがって、バイポーラ波形の場合、伝送デ
ータ「１」が送られてくるときはピーク点がある波形に
なるが、伝送データ「０」が送られてくる場合、前述の
（１）式で示したＡｎの値が０となる確率が高い。この
ため抽出クロックが入力波形に同期している場合に長い
０の連続が入力されると、ＶＣＸＯの制御がかからなく
なり、同期外れの起こしやすくなるという欠点がある。
特にｖｃｘｏの自走周波数偏差が大きい場合や、送信側
伝送りロックレートの偏差が存在する場合、その危険度
が高くなるという問題がある。
伝送りロックレートの偏差が存在する場合、その危険度
が高くなるという問題がある。
本発明の目的は、このような問題を解決し、信号「０」
が入力されても同期外れを起こしにくくしたクロック抽
出回路を提供することにある。
が入力されても同期外れを起こしにくくしたクロック抽
出回路を提供することにある。
本発明の構成は、波形差分法によるディジタル位相比較
器と、ループフィルタ、ＶＣＸＯとを含む位相同期ルー
プを用いたクロック抽出回路において、入力信号の伝送
符号系列の中の特定長以上の０連続を検出するＯ連検出
手段と、前記ディジタル位相比較器の過去の出力を保持
しその平均値を出力する平均値出力手段と、前記Ｏ連検
出手段の出力結果により前記ディジタル位相比較器の出
力と前記平均値出力手段の出力とを選択して前記ループ
フィルタに供給する選択手段とを備えることを特徴とす
る。
器と、ループフィルタ、ＶＣＸＯとを含む位相同期ルー
プを用いたクロック抽出回路において、入力信号の伝送
符号系列の中の特定長以上の０連続を検出するＯ連検出
手段と、前記ディジタル位相比較器の過去の出力を保持
しその平均値を出力する平均値出力手段と、前記Ｏ連検
出手段の出力結果により前記ディジタル位相比較器の出
力と前記平均値出力手段の出力とを選択して前記ループ
フィルタに供給する選択手段とを備えることを特徴とす
る。
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の一実施例のブロック図、第２図、第３
図は第１図の各部の詳細を示した回路ブロック図である
。
図は第１図の各部の詳細を示した回路ブロック図である
。
ＷＤＭ位相比較器１０は、入力端子１かも波形データを
入力し、シフトレジスタ１１に過去３回分のデータをと
り込む。これらのデータをもとに加算器１２２乗算器１
３を用いてＡｎ＝ａｎＸ（ＦＬ ｎ−１ａ ｎ＋１ ）
の計算を行う。Ａｎはさらに加算器１４にて乗算器１５
で得られる＋Ｓ、−１のデータと加算されてＳｎが得ら
れる。
入力し、シフトレジスタ１１に過去３回分のデータをと
り込む。これらのデータをもとに加算器１２２乗算器１
３を用いてＡｎ＝ａｎＸ（ＦＬ ｎ−１ａ ｎ＋１ ）
の計算を行う。Ａｎはさらに加算器１４にて乗算器１５
で得られる＋Ｓ、−１のデータと加算されてＳｎが得ら
れる。
０連検出器３０は、基準レベル３２とＡｎの値とを比較
し、Ａｎの方が小さいときに１を出力する比較器３１と
、その出力を過去の分も含めて保持するシフトレジスタ
３３と、シフトレジスタの出力がすべてｌかどうかを判
定するアンド回路３４とから構成される。本実施例では
シフトレジスタを８段設けたことにより８個の０連続を
検出し、出力信号ＳＥＬに１を出力する。
し、Ａｎの方が小さいときに１を出力する比較器３１と
、その出力を過去の分も含めて保持するシフトレジスタ
３３と、シフトレジスタの出力がすべてｌかどうかを判
定するアンド回路３４とから構成される。本実施例では
シフトレジスタを８段設けたことにより８個の０連続を
検出し、出力信号ＳＥＬに１を出力する。
一方、Ｓｎの値は過去１５回分が過去の平均値出力回路
４０においてシフトレジスタ４１に保持される。Ｓｎは
積分しているので０連続が続くと最終的に０になってし
まい、ｖｃｘｏに対しての制御がかからなくなってしま
うが、本実施例では０が８回続いたときに９回前から１
５回前までのＳｎの値について平均値算出回路４２で計
算した値を、セレクタ５０にてＳｎと切り替えてループ
フィルタ２０に出力する。
４０においてシフトレジスタ４１に保持される。Ｓｎは
積分しているので０連続が続くと最終的に０になってし
まい、ｖｃｘｏに対しての制御がかからなくなってしま
うが、本実施例では０が８回続いたときに９回前から１
５回前までのＳｎの値について平均値算出回路４２で計
算した値を、セレクタ５０にてＳｎと切り替えてループ
フィルタ２０に出力する。
従って、０連続の区間においても、ＶＣＸＯ２１に対し
ては０連続発生前と同じ向きの制御がかがることになり
、同期外れを起こしにくくなる。
ては０連続発生前と同じ向きの制御がかがることになり
、同期外れを起こしにくくなる。
第４図は以上説明した動作概要をまとめたフローチャー
トである。ＷＤＭの位相比較からセレクタまでの１回の
動作をＰＡＤ図で表わしたものであり、実際にはこのフ
ローが無限にくり返される。
トである。ＷＤＭの位相比較からセレクタまでの１回の
動作をＰＡＤ図で表わしたものであり、実際にはこのフ
ローが無限にくり返される。
本実施例について、計算機シミュレーションにより抽出
クロックの入力信号波形ピークに対する位相誤差を計算
した。伝送符号はバイポーラ符号でランダムパターンを
連続で送り途中３箇所において「０」を３０個挿入した
。この場合、従来構成では位相がずれてしまうのに対し
、本実施例では０連の影響が現われないことが分かった
。
クロックの入力信号波形ピークに対する位相誤差を計算
した。伝送符号はバイポーラ符号でランダムパターンを
連続で送り途中３箇所において「０」を３０個挿入した
。この場合、従来構成では位相がずれてしまうのに対し
、本実施例では０連の影響が現われないことが分かった
。
なお第１図において、ループフィルタ２０は抵抗とコン
デンサを用いた完全積分型であり、分周器２２の分周比
は固定としている。
デンサを用いた完全積分型であり、分周器２２の分周比
は固定としている。
次に、本実施例のＯ連検出手段としては、第５図に示す
ような構成においても実現可能であり、第８図にその動
作を示すフローチャー） （ＰＡＤ図）を示している。
ような構成においても実現可能であり、第８図にその動
作を示すフローチャー） （ＰＡＤ図）を示している。
まず、ＷＤＭ位相検出器１１の出力信号Ａｎは絶対値変
換回路３５により正の値に変換される。加算器３６とラ
ッチ３７とからなる積算回路により、Ａｎの積算が行な
われる。
換回路３５により正の値に変換される。加算器３６とラ
ッチ３７とからなる積算回路により、Ａｎの積算が行な
われる。
積算するたびにカウンタ３９がカウントアツプされ、８
回になったところで比較器３８により、積算値２と基準
レベル３２とが比較される。０が続いた場合、積算値は
Ｏあるいはこれに近い値になるので、０連続かどうかの
判定が容易に行える。
回になったところで比較器３８により、積算値２と基準
レベル３２とが比較される。０が続いた場合、積算値は
Ｏあるいはこれに近い値になるので、０連続かどうかの
判定が容易に行える。
以降の動作については第一の実施例と重複するので省略
する。
する。
なお、本実施例におけるループフィルタはアナログ回路
を想定しているが、ディジタルフィルタを用いてもよい
。
を想定しているが、ディジタルフィルタを用いてもよい
。
以上説明したように本発明は、特定長以上のＯ連続を検
出する手段と、この０連続が発生する以前の状態を保持
しておき０連続の発生時に保持しておいた状態の情報に
もとづいてｖｃｘｏの制御を行うようにしているので、
波形差分法を用いた位相比較器によるＰＬＬ系における
０連続耐力を向上し、ｖｃｘｏの発振周波数偏差や送信
側伝送りロックレートの偏差に対しても、同期外れを起
こしにくくするという効果がある。
出する手段と、この０連続が発生する以前の状態を保持
しておき０連続の発生時に保持しておいた状態の情報に
もとづいてｖｃｘｏの制御を行うようにしているので、
波形差分法を用いた位相比較器によるＰＬＬ系における
０連続耐力を向上し、ｖｃｘｏの発振周波数偏差や送信
側伝送りロックレートの偏差に対しても、同期外れを起
こしにくくするという効果がある。
第１図は本発明の一実施例のブロック図、第２図、第３
図は第１図の各部詳細を示す回路ブロック図、第４図は
第１図から第３図までの動作を示すフローチャート、第
５図は第１図のＯ連検出器の他の例の回路ブロック図、
第６図は第５図の実施例のフローチャート、第７図は従
来の波形差分法を用いたクロック抽出回路の一例のブロ
ック図、第８図、第９図は波形差分法の原理を説明する
波形図である。 １０・・・・・・ＷＤＭ位相比較器、１１，３３．４１
・・・・シフトレジスタ、１２，１４．３６・・・・・
・加算器、１３．１５・・・・・・乗算器、２０・・・
・・・ループフィルタ、２１・・・・・・ｖｃｘｏ、２
２・・・・・・分周器、２３・・・・・・可変分周器、
３０・・・・・・０連検出器、３１．３８・・・・・・
比較器、３２・・・・・・基準レベル、３４・・・・・
・ＡＮＤ回路、３５・・・・・・絶対値変換回路、３７
・・・・・・ラッチ回路、３９・・・・・・カウンタ、
４０・・・・・・平均値出力回路、４２・・・・・・平
均値算出回路、５０・・・・・・セレクタ。 代理人 弁理士 内 原 晋
図は第１図の各部詳細を示す回路ブロック図、第４図は
第１図から第３図までの動作を示すフローチャート、第
５図は第１図のＯ連検出器の他の例の回路ブロック図、
第６図は第５図の実施例のフローチャート、第７図は従
来の波形差分法を用いたクロック抽出回路の一例のブロ
ック図、第８図、第９図は波形差分法の原理を説明する
波形図である。 １０・・・・・・ＷＤＭ位相比較器、１１，３３．４１
・・・・シフトレジスタ、１２，１４．３６・・・・・
・加算器、１３．１５・・・・・・乗算器、２０・・・
・・・ループフィルタ、２１・・・・・・ｖｃｘｏ、２
２・・・・・・分周器、２３・・・・・・可変分周器、
３０・・・・・・０連検出器、３１．３８・・・・・・
比較器、３２・・・・・・基準レベル、３４・・・・・
・ＡＮＤ回路、３５・・・・・・絶対値変換回路、３７
・・・・・・ラッチ回路、３９・・・・・・カウンタ、
４０・・・・・・平均値出力回路、４２・・・・・・平
均値算出回路、５０・・・・・・セレクタ。 代理人 弁理士 内 原 晋
Claims (1)
- 【特許請求の範囲】 １、波形差分法によるディジタル位相比較器と、ループ
フィルタ、ＶＣＸＯとを含む位相同期ループを用いたク
ロック抽出回路において、入力信号の伝送符号系列の中
の特定長以上の０連続を検出する０連検出手段と、前記
ディジタル位相比較器の過去の出力を保持しその平均値
を出力する平均値出力手段と、前記０連検出手段の出力
結果により前記ディジタル位相比較器の出力と前記平均
値出力手段の出力とを選択して前記ループフィルタに供
給する選択手段とを備えることを特徴とするクロック抽
出回路。 ２、０連検出手段が、入力信号の基準レベルと比較する
比較器と、この比較器の出力を入力し一定長のデータを
保持するシフトレジスタと、このシフトレジスタの各段
の出力の論理積をとる論理積回路とからなるものである
請求項１、記載のクロック抽出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2272565A JPH04150338A (ja) | 1990-10-11 | 1990-10-11 | クロック抽出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2272565A JPH04150338A (ja) | 1990-10-11 | 1990-10-11 | クロック抽出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04150338A true JPH04150338A (ja) | 1992-05-22 |
Family
ID=17515679
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2272565A Pending JPH04150338A (ja) | 1990-10-11 | 1990-10-11 | クロック抽出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04150338A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07202871A (ja) * | 1993-12-28 | 1995-08-04 | Nec Corp | 位相同期回路 |
| US5687176A (en) * | 1995-06-09 | 1997-11-11 | Hubbell Incorporated | Zero byte substitution method and apparatus for telecommunications equipment |
-
1990
- 1990-10-11 JP JP2272565A patent/JPH04150338A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07202871A (ja) * | 1993-12-28 | 1995-08-04 | Nec Corp | 位相同期回路 |
| US5687176A (en) * | 1995-06-09 | 1997-11-11 | Hubbell Incorporated | Zero byte substitution method and apparatus for telecommunications equipment |
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