JPH04150538A - シリアル通信割り込み処理装置およびその処理方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概　要］ ホームハスシステム等のシリアル通信システムにおいて
シリアル通信回線を介して伝送される各種のシリアルデ
ータ信号を受信してＣＰＵに割り込み処理を実行させる
ためのシリアル通信割り込み処理装置およびその処理方
法に関し、シリアルデータ信号の最終キャラクタの後に
余分なデータが入ってきて異常が発生した場合等にこの
異常発生検出のための付加回路を設けることなくＣＰＵ
の処理上の負担を従来よりも軽減することが可能なシリ
アル通信割り込み処理装置およびその処理方法を提供す
ることを目的とし、シリアル通信回線からのシリアルデ
ータ信号を受信処理するＣＰＵと、該シリアルデータ信
号の各キャラクタ毎に割り込み信号を生成して前記ＣＰ
ｔＪに割り込み処理を実行させるための割り込み制御部
と、前記の各キャラクタのスタートビットが正常である
か否かを検出してエラー発生の有無を前記割り込み制御
部に知らせるためのエラー検知部と、該エラー検知部に
よる前記スタートビットの検出後の位置に前記割り込み
信号の生成位置を調整する割り込み位置調整部とを備え
、該調整された割り込み信号生成位置で前記割り込み処
理を行う際に、前に受信したキャラクタの内容に現在受
信しているキャラクタのスタートビットの検出結果の内
容を含ませるように構成し、あるいは、前記シリアルデ
ータ信号の各キャラクタのスタートビットが正常である
か否かの検出が完了した後の位置に前記割り込み信号の
生成位置を調整し、該調整後の割り込み信号生成位置で
現在受信しているキャラクタのスタートビットの検出結
果の内容と前に受信したキャラクタの内容に対し一緒に
前記割り込み処理を行わせるようにする。

〔産業上の利用分野〕

本発明はホームバスシステム等のシリアル通信システム
においてシリアル通信回線を介して伝送される各種のシ
リアルデータ信号を受信してＣＰＵに割り込み処理を実
行させるためのシリアル通信割り込み処理装置およびそ
の処理方法に関する。

−Ｃに、ホームバスシステム等においては、共通の伝送
路（ホームバス等）に接続された家電機器やセキュリテ
ィ関連機器等の種々の情報通信機器からシステムコント
ローラに対し、各種の情報がシリアルデータ信号として
次々に伝送される。

これらの情報をシステムコントローラ内のＣＰＵにより
誤りな（処理するために、上記の割り込み処理が必要と
なる。

［従来の技術］ 第１２図はシリアル通信システムの一例を示すブロック
図である。ここでは、ホームハスシステムを代表例とし
て図示することとする。

第１２図において、８はホームバスであって、家電機器
やセキュリティ機器等の種々の情報通信機器１８が接続
される。これらの情報通信機器１８からの各種の情報は
、共通の伝送路であるホームノ＼ス８およびシリアル通
信回線９を経由し、シリアルデータ信号Ｓ６としてホー
ムバスコントローラに伝送される。このホームハスコン
トローラは、上記シリアルデータ信号Ｓｄを受信して適
切に処理するＣＰＩＪ　１と、このＣＰＵ　１と外部の
シリアル通信回線９とのインタフェイスの役目をするシ
リアル通信ＩＣ７とから構成される。このシリアル通信
ＩＣ７では、シリアル形式で転送されるシリアルデータ
信号Ｓ、をパラレル方式の複数ビットのデータ信号Ｄ１
〜Ｄ７に変換してＣＰＵ　１に送り込む。さらに、上記
シリアル通信ＩＣＶ内の割り込み制御部（図示されてい
ない）からＣＰｔ１１に対し割り込み信号Ｓ　ｘｒＱを
入力してシリアル通信による処理が必要であることをＣ
ＰＵ　１に認識させるようにしている。ここで、上記割
り込み信号Ｓ８．９は、次のような条件の下で割り込み
制御部より生成される。

すなわち、まず第１にシリアル通信回線９からシリアル
データ信号Ｓｄを受信した場合であり、第２に情報通信
機器１８等に対しシリアルデータ信号Ｓ４の送信を要求
する場合であり、そして、第３にエラー等による障害が
発生した場合である。

第１３図はシリアルデータ信号の基本フォーマットを示
す図である。第１３図において、シリアルデータ信号Ｓ
ｄは１フレ一ム単位で一定の休止期間（例えば１０＋ｍ
ｓ）を置いて送信され、かつ、各々特定の制御コードを
有する複数のキャラクタ（またはバイト）から構成され
る。ここで、第１３図中の略号と制御コード名との対応
関係を次の表に示すこととする。

上記制御コードの中でＢＣ（電文長コード）はＤＡＴへ
のキャラクタ数を示すものであり、１〜２５６キヤラク
タ内で可変長になっている。さらに、キャラクタとキャ
ラクタとの間隔は開けないで、前のキャラクタのストッ
プビット（ＳＰと表示）に続けて次のキャラクタのスタ
ートビット（ＳＴと表示）が入ってくる。上記の各キャ
ラクタのスタートビットを手掛かりにして送受信間で同
期をとる動作を行い（調歩同期方式ともよばれる）、上
記スタートビットが検出されない場合にエラーを発生す
るような構成になっている。なお、スタートビットの検
出方法の詳細に関しては、実施例の項で述べることとす
る。

上記のシリアルデータ信号Ｓ４をシリアル通信ＩＣ７（
第１２図）により受信する場合、従来は、第１４図に示
すように、カウンタ等によりキャラクタのビット数を計
数しながら前のキャラクタのストップビットと次のキャ
ラクタのスタートビットとの変化点に達する度に割り込
み信号Ｓ　ｉｒＱを生成している。また一方で、同期を
とるためのスタートビットが正常であるか否かを検出処
理した結果は、第１５図に示すように、次のキャラクタ
のスタートビット位置で割り込み信号Ｓ　ｉｒｑが生成
されたときにＣＰＵ　１に知らせるようにしている。な
お、第１５図中の斜線部はスタートビット検出処理期間
を示すものである。１フレ一ム分のシリアルデータ信号
Ｓ６が基本フォーマットに準じている場合は、各キャラ
クタ毎の割り込み信号Ｓ　ｉｒｑは第１６図に示すよう
な位置関係になっている。なお、この場合、ＤＭＹとＡ
ＣＫ／Ｎ＾にの間（第１６図中ＯＡの位置）で割り込み
信号Ｓ　ｉｒＱが生成されないのは次の理由による。す
なわち、ホームバスシステムではＤＭＹの定義を１１ビ
ツト相当の空き時間としているので、このＤＭＹの期間
にはデータがない。このためにＡの位置ではＣＰＵ　１
により割り込み処理を行う必要がないからである。上記
ＣＰＵ　１では、データ信号Ｓ、の最終キャラクタであ
る受信終了確認用のＡＣＫ／ＮＡＫに対して第１６図中
のＢの位置で割り込み処理を行った後にフレーム受信終
了の状態になり、休止期間中に後処理を行う。

〔発明が解決しようとする課題〕

上記のとおり、ホームバスシステム等のシリアル通信シ
ステムにおいてシステムコントローラによりシリアルデ
ータ信号Ｓ、の受信処理を行う場合、従来は、上記シス
テムコントローラ内のシリアル通信ＩＣ内で前のキャラ
クタのストップビットと次のキャラクタのスタートビッ
トとの変化点で割り込み信号を生成してＣＰＵに入力す
ることにより割り込み処理を実行させるようにしていた
。

この場合、１フレ一ム分のシリアルデータ信号Ｓ−が基
本フォーマットに準じているときは特に問題は生じない
。しかし、フレーム受信終了後にノイズ等により余分な
データが入ってきたときは基本フォーマットより多くの
データが受信されることになる。このとき、シリアル通
信ＩＣでは、受信信号が基本フォーマットに合わないた
め異常が発生した（エラーが検出された）として別の割
り込み信号Ｓ　ｉｒＱを生成する。この割り込み信号Ｓ
　ｉｒｑにより異常の発生をＣＰＵに知らせるための割
り込み位置は、第１７図に示すように、最終キャラクタ
であるＡＣに／ＮＡＫの受信処理用の割り込み位置（第
１７図中の■の位置）よりも■キャラクタ（例えば１１
ビツト）分遅れた位置（第１７図中の■の位置）になる
。なお、上記割り込み信号Ｓ　ｉｒｑは通常の受信処理
用の割り込み信号Ｓ８．９と異なり異常が発生したとき
のみ生成される。

さらに詳しく説明すると、ＣＰＵは、第１７図中の■の
割り込み位置では正常に受信が終了したと判断するため
１フレ一ム分の受信終了処理を開始する。例えば、コマ
ンドが送られてきた場合は、そのコマンドで電源のオン
／オフ等の実際の処理動作を開始する。しかし、その後
に、第１７図中の■の割り込み位置で異常が発生したこ
とを認識してフレーム受信終了処理を途中で中止し、そ
れまで行った処理を無効（コマンドにより一度処理した
状態をコマンド実行前の状態に戻すこと）にしなければ
ならないため、終了処理自体が無駄になる。この結果、
上記のような異常が発生した場合にはＣＰＵ内の無駄な
処理による負担がそれだけ大きくなるという問題が発生
する。

第１８図および第１９図はこの問題に対処するための第
１案および第２案をそれぞれ示すフローチャートである
。

上記第１案においては、ＡＣＫ／ＮＡＫの受信処理後に
１キャラクタ分のタイマ（ＷＡｒＴＡｒ下ともよばれる
）を動作させている。したがって、ＣＰＩＪでは、第１
７図中の■の位置ではフレーム受信終了の判定を行わず
。第１７図中の■の位置における割り込み信号Ｓ　１ｒ
ｚｑの有無により、異常発生の有無を判断した上でフレ
ーム受信終了判定を行うようにしている。

また一方で、第２案においては、第１７図中の■の位置
で、異常発生の有無に関係な（常に割り込み信号Ｓ　ｉ
ｒｑを生成するようにしている。

しかしながら、上記第１案では異常発生の検出のために
余計なタイマ回路が必要になり、一方、第２案では第１
７図中の■の位置で無条件に割り込み信号を生成するた
めの付加回路が必要になるので、いずれの場合でも回路
規模が大きくなるという別の問題が発生してしまう。

本発明は上記問題点に鑑みてなされたものであり、シリ
アルデータ信号の最終キャラクタの後に余分なデータが
入ってきて異常が発生した場合等にこの異常発生検出の
ための付加回路を設けることなく　ＣＰｔＪの処理上の
負担を従来よりも軽減することが可能なシリアル通信割
り込み処理装置およびその処理方法を提供することを目
的とするものである。

〔課題を解決するための手段〕

第１図は本発明の原理構成を示すブロック図である。た
だし、ここでは、シリアル通信１ｃ７（第１２図）の中
の一部（例えば割り込み制御部２ンを図示することとす
る。

第１図に示すように、本発明のシリアル通信割り込み処
理装置は、シリアル通信回１３１９がらのシリアルデー
タ信号Ｓ、を受信処理するＣＰｔ１１と、該シリアルデ
ータ信号Ｓａの各キャラクタ毎に割り込み信号Ｓ　ｉｒ
ｑを生成して前記ＣＰＵ　１に割り込み処理を実行させ
るための割り込み制御部２と、前記の各キャラクタのス
タートビットが正常であるか否かを検出してエラー発生
の有無を前記割り込み制御部２に知らせるためのエラー
検知部３と、該エラー検知部３による前記スタートビッ
トの検出後の位置に前記割り込み信号Ｓ　ｉｒＱの生成
位置を調整する割り込み位を調整部４とを備えている。

さらに、この調整された割り込み信号生成位置で前記割
り込み処理を行う際に、前に受信したキャラクタの内容
に現在受信しているキャラクタのスタートビットの検出
結果の内容を含ませるように構成される。

第２図は本発明の原理を示すフローチャートである。第
２図に示すように、本発明のシリアル通信割り込み処理
方法では、前記シリアルデータ信号Ｓｄの各キャラクタ
のスタートビットが正常であるか否かの検出が完了した
後の位置に前記割り込み信号Ｓ　ｉｒｑの生成位置を調
整しくステップＩ）、該調整後の割り込み信号生成位置
で現在受信しているキャラクタのスタートビットの検出
結果の内容と前に受信したキャラクタの内容に対し一緒
に前記割り込み処理を行わせている（ステップ■）〔作
　用〕 本発明においては、送受信間の同期動作のためにシリア
ルデータ信号Ｓｄの各キャラクタのスタートビットが正
常であるか否かを必ず検出する点に着目し、このスター
トビットの検出結果によりエラー発生の有無を割り込み
制御部２に知らせた後に割り込み信号Ｓ８□を生成する
ようにしている。すなわち、割り込み信号Ｓ　ｉｒｑを
生成する位置（タイミング）を従来よりも後の位置まで
ずらしている。

このようにすれば、割り込み信号Ｓ　ｉｒｑによってＣ
ＰＵ　１が最終キャラクタ（ＡＣＫ／ＮＡＫ）の情報を
受は取る際に、この最終キャラクタに続いて余分なデー
タが入ってきて異常が発生したことを上記割り込み信号
Ｓ　ｉｒＱによりＣＰＵ　１に知らせることができる。

したがって、ＣＰＵ　１では、１キャラクタ分待たなく
とも（第１７図の■参照）、最終キャラクタが受信され
たこととシリアルデータ信号Ｓ。

が基本フォーマットに合わないことを同じ割り込み信号
生成位置（以下、割り込み位置と略記する）で−緒に認
識することができるので、無駄な処理を行わなくとも済
む。その上、本発明では、既存の受信処理用の割り込み
信号Ｓ３１．の条件を割り込み位置調整部４により変更
するのみで異常発生の有無が検出されるので、タイマ回
路等の余計な付加回路を必要としない。

かくして、本発明では、シリアル通信システム４：＃い
”ｉ’ＣＰＵに割り込み処理を行わせる場合、シリアル
データ信号の最終キャラクタの後に余分なデータが入っ
てきて異常が発生したとき等にこの異常発生検出のため
の付加回路を設けることなくＣＰＬＩの割り込み処理上
の負担を従来よりも軽減することが可能となる。

〔実施例〕

第３図は本発明の一実施例を示すハードウェア構成図で
ある。ただし、ここでは、割り込み処理が必要となる状
況として、シリアル通信ＩＣ７にょリシリアルデータ信
号Ｓ４を受信したケースと、外部からのシリアルデータ
信号Ｓｄの送信を要求するケースと、異常発生によるエ
ラーが検出されたケースとを想定する。

第３図において、割り込み制御部２は、割り込み信号Ｓ
　ｉｒＱを生成してＣＰＵ　１に割り込み処理を実行さ
せるための割り込み信号生成部２０と、上記割り込み処
理が必要となる位置を判定して割り込み信号Ｓ　ｉｒＱ
の生成位置を決定するための位置判定部２１と、上記割
り込み処理が必要となる状況を判定する状況判定部２２
とを備えている。さらに具体的に述べると、この状況判
定部２２は論理和回路から構成されており、上記割り込
み処理が必要な３つのケースのいずれかが生じたときに
イネーブル信号を割り込み信号生成部２０に入力する。

この割り込み信号生成部２０は論理積回路から構成され
ており、位置判定部２１からの出力信号と状況判定部２
２からのイネーブル信号がいずれもアクティブのときに
割り込み信号Ｓ　１ｒａｌを出力する。

上記割り込み制御部内の位置判定部２１の入力側に設け
られる割り込み位置調整部４は、シリアルデータ信号Ｓ
ｄの各キャラクタの位置をカウントするキャラクタカウ
ンタ４０と、この各キャラクタ内のビット位置をカウン
トするビットカウンタ４１と、このビットカウンタ４１
からのカウント数を適当に遅延させて割り込み位置を調
整するためのメモリ回路等の遅延部４２とから構成され
る。ここで、シリアルデータ信号Ｓｄ内の各キャラクタ
位置とカウント数との対応関係を第４図に示し、がっ、
各キャラクタ内のビット位置とカウント数との関係を第
５図に示す。第４図から明らかなように、キャラクタ位
置はフレーム単位で０から１１までカウントされ、１フ
レームの最終キャラクタである八〇に／ＮＡＫがカウン
ト数１１としてカウントされた後は０に戻る。また一方
で、第５図から明らかなように、１つのキャラクタは１
１ビツトで構成されており、各々のビット位置はＯがら
１０までカウントされる。この場合、カウント数９に相
当するＰはパリティビットを示している。なお、上記ビ
ット位置と割り込み位置との関係については、第８図〜
第１０図にて詳述することとする。

再び第３図において、状況判定部２２の入力側には、シ
リアルデータ信号Ｓ、を受信して受信割り込み制御信号
Ｓ、を出力する受信制御部５と、外部からのシリアルデ
ータ信号Ｓ４の送信を要求するために送信割り込み制御
信号Ｓ１を出力する送信制御部６とが設けられている。

さらに、シリアルデータ信号Ｓ、の各キャラクタのスタ
ートビットが正常であるか否かを検出し、異常状態にな
ったときにエラー検知信号Ｓ８を出力するエラー検知部
３が設けられている。もし、上記の受信割り込み制御信
号Ｓ、、、送信割り込み制御信号Ｓ１およびエラー検知
信号Ｓ。のいずれか１つが状況判定部１に入力されれば
、この状況判定部１よりイネーブル信号が出力される。

上記の割り込み制御部２、割り込み位置調整部４、受信
制御部５、送信制御部６およびエラー検知部３は、すべ
て集積化して１つのシリアル通信ＩＣ７により実現する
のが回路の小型化を図る上で好ましい。ついで、上記エ
ラー検知部３によりスタートビットを検出する方法をよ
り具体的に述べることとする。

第６図は波形幅によるスタートビット検出の方法を説明
するためのタイミングチャートであり、第７図はｌキャ
ラクタの期間によるスタートビット検出の方法を説明す
るためのタイミングチャートである。

第６図においてスタートビットを検出する場合、まず初
めに、データ信号の転送速度とデユーティ・レシオ比に
より標準波形幅を予め算出する。次に、この標準波形幅
からある程度前後に規定範囲を決め、実際の波形幅がこ
の規定範囲内にあれば正常と判定すると共に規定範囲外
であれば異常と判定する。

一方、第７図においては、まず初めに、１ビツトの期間
を転送速度により求め、さらに、上記１ビツトの期間を
１１倍することにより１キヤラクタの期間を算出する。

次に、あるキャラクタのスタートビットの位置から上記
の算出された１キヤラクタの期間（一定期間）だけシフ
トして得られる位置の前後に規定範囲を決め、実際の１
キヤラクタの期間がこの規定範囲内にあれば正常と判定
すると共に規定範囲外であれば異常と判定する。もし、
エラー検知部３をクロックカウンタおよび比較回路等の
所定の論理回路により構成すれば、第６図および第７図
のいずれの方法によってもスタートビットが正常である
か否かを容易に検出することができる。ついで、本実施
例（第３図）の割り込み位置の設定方法を従来方式と比
較しながら詳しく述べることとする。

第８図は本実施例および従来方式による割り込み位置の
違いを説明するための図である。

第８図に示すように、従来方式（第８図の（１））では
、ストップビットの期間（カウント数が１０）にビット
カウンタ４１（第３図）から出力されるリセット信号に
基づき、割り込み制御部内の位置判定部２１（第３図）
が、ストップビットとスタートビットの区切りの位置（
ストップビットの期間の終了位置、第８図中の■の位り
を割り込み位置と判断している。これに対し、本実施例
（第８図の（２））では２、遅延部４２（第３図）によ
り、上記リセット信号の生成位置を予め定められた期間
だけ遅延させてスタートビットの期間（カウント数が０
）終了以降に上記リセット信号が位置判定部２１に入力
されるように調整している。したがって、この位置判定
部２１はスタートビットとす。

の区切り（スタートビットの期間の終了位置、第８図中
の■の位置）以降の位置を割り込み位置と判断すること
になる。なお、この場合、遅延部４２としてシリアル通
信ＩＣ７に内蔵のメモリ回路を用いれば、割り込み位置
調整のための付加回路を新たに設けなくとも済む。

さらに、第９図において、本実施例による割り込み位置
を拡大して示す。第９図に示すように、割り込み信号Ｓ
　ｉｒ＠は、あるキャラクタ（例えばキャラクタ２）の
スタートビットの終了位置から次のキャラクタ（例えば
キャラクタ３）のスタートビットの終了前の位置までの
任意の位置（第９図中のＴの位置）で生成されるように
設定することが可能である。このように割り込み信号Ｓ
　ｉ　、Ｑの生成位置をＴの位置で設定した場合、この
位置でＣＰＵＩ（第３図）により割り込み処理を行う際
にキャラクタｌの受信内容とキャラクタ２のスタートビ
ットの検出結果の内容とを一緒に認識することができる
。このため、第１０図に示すように、最終キャラクタ（
ＡＣＫ／ＮＡＫ）の後に余分なデータが入ってきた場合
でも、Ｔの位置での割り込み処理により、最終キャラク
タの受信状況と上記余分なデータとをほぼ同時に認識す
ることができる。

第１１図はＣＰＵによる本発明の割り込み処理手順を説
明するためのフローチャートである。

まず初めに、第１０図（または第９図）のＴ内の所定の
位置にＣＰｔＪの割り込み位置を設定し、この設定され
た割り込み位置で割り込み信号Ｓ１□をＣＰＵに入力す
る（ステップａ）。次に、このＣＰＵにより異常の発生
を認識した場合は（ステップｂ）、シリアルデータ信号
Ｓ、の受信処理をやめて異常発生に対する処理を行う（
ステップｃ）。

例えば、最終キャラクタの後に余分なデータが入ってき
た場合は、シリアルデータ信号Ｓ、が基本フォーマット
に合わないため、異常が発生したとしてＣＰＵでの受信
終了後の処理を行なわないこととする。もし異常発生が
無ければ、最終キャラクタの受信処理を行った後にフレ
ーム受信終了の状態にしてフレーム間の休止期間中に後
処理を行う（ステップｄ、ステップｅ）。上記のステッ
プａは前述の第２図のステップ■に相当し、かつ、ステ
ップｂ〜ステップｄはステップＨに相当する。

この場合、最終キャラクタを受は取った時点で余分なデ
ータが入ってきたことをＣＰＬＩにより認識することが
できるので、従来と異なりＣＰＵ内で無駄な処理を行わ
なくとも済む。したがって、割り込み処理の効率化が図
れる。

〔発明の効果〕

以上説明したように本発明によれば、ホームバスシステ
ム等のシリアル通信システムにおいてＣＰＵに割り込み
処理を行わせる場合、シリアルデータ信号の各キャラク
タのスタートビットの検出後に割り込み位置を設定して
いるので、この割り込み位置で最終キャラクタを受は取
った時点でこの最終キャラクタの後に余分なデータが入
ってきて異常が発生したか否かを確実に認識することが
できる。この結果、ＣＰＵ内で無駄な処理を行わな（て
済むので、ＣＰＵの割り込み処理上の負担が従来よりも
軽減される。さらに、上記割り込み位置の設定に際して
は、タイマ回路等の余計な付加回路を一切設けな（とも
済むので、回路規模が増大することもない。

【図面の簡単な説明】

第１図は本発明の原理構成を示すプロ１．り図、第２図
は本発明の原理を示すフローチャート、第３図は本発明
の一実施例を示すハードウェア構成図、 第４図は１フレーム内のキャラクタ位置とカウント数と
の対応関係を示す図、 第５図はキャラクタ内のビット位置とカウント数との対
応関係を示す図、 第６図は波形幅によるスタートビット検出の方法を説明
するためのタイミングチャート、第７図は１キヤラクタ
の期間によるスタートビット検出の方法を説明するため
のタイミングチャート、 第８図は本実施例および従来方式による割り込み位置の
違いを説明するための図、 第９図は本実施例による割り込み位置を拡大して示す図
、 第１０図は最終キャラクタに対する割り込み位置を示す
図、 第１１図はＣＰＵによる本発明の割り込み手順を説明す
るためのフローチャート、 第１２図はシリアル通信システムの一例を示すブロック
図、 第１３図はシリアルデータ信号の基本フォーマットを示
す図、 第１４図は従来の割り込み信号生成位置を示すタイミン
グチャート、 第１５図は従来方式によりスタートビットの検出結果を
ＣＰＵに知らせる位置を示すタイミングチャート、 第１６図は従来方式におけるシリアルデータ信号の各キ
ャラクタに対する割り込み位置を示すタイミングチャー
ト、 第１７図は従来の問題点を説明するためのタイミングチ
ャート、 第１８図は従来の問題点に対処するための第１案を示す
フローチャート、 第１９図は従来の問題点に対処するための第２案を示す
フローチャートである。 図において、 １・・・ＣＰＵ、　　　　　２・・・割り込み制御部、
３・・・エラー検知部、　４・・・割り込み位置調整部
、７・・・シリアル通信ＩＣ１ ９・・・シリアル通信回線。 本発明の原理構成を示すブロック口 笛１　図 第１８回 従来の問題点に対処するための第２本を示すフローチャ
ート 第 図

Claims (1)

1. 【特許請求の範囲】 １、シリアル通信回線（９）からのシリアルデータ信号
   （Ｓ＿ｄ）を受信処理するＣＰＵ（１）と、該シリアル
   データ信号（Ｓ＿ｄ）の各キャラクタ毎に割り込み信号
   （Ｓ＿ｉ＿ｒ＿ｑ）を生成して前記ＣＰＵ（１）に割り
   込み処理を実行させるための割り込み制御部（２）と、 前記の各キャラクタのスタートビットが正常であるか否
   かを検出してエラー発生の有無を前記割り込み制御部（
   ２）に知らせるためのエラー検知部（３）と、 該エラー検知部（３）による前記スタートビットの検出
   後の位置に前記割り込み信号（Ｓ＿ｉ＿ｒ＿ｑ）の生成
   位置を調整する割り込み位置調整部（４）とを備え、 該調整された割り込み信号生成位置で前記割り込み処理
   を行う際に、前に受信したキャラクタの内容に現在受信
   しているキャラクタのスタートビットの検出結果の内容
   を含ませることを特徴とするシリアル通信割り込み処理
   装置。 ２、シリアル通信回線（９）から送信されるシリアルデ
   ータ信号（Ｓ＿ｄ）をＣＰＵ（１）にて受信処理する際
   に前記シリアルデータ信号（Ｓ＿ｄ）の各キャラクタ毎
   に割り込み信号（Ｓ＿ｉ＿ｒ＿ｑ）を生成して前記ＣＰ
   Ｕ（１）に割り込み処理を実行させるためのシリアル通
   信割り込み処理方法において、 前記の各キャラクタのスタートビットが正常であるか否
   かの検出が完了した後の位置に前記割り込み信号（Ｓ＿
   ｉ＿ｒ＿ｑ）の生成位置を調整し、該調整後の割り込み
   信号生成位置で現在受信しているキャラクタのスタート
   ビットの検出結果の内容と前に受信したキャラクタの内
   容に対し一緒に前記割り込み処理を行わせることを特徴
   とするシリアル通信割り込み処理方法。