JPH012441A - 通信制御装置 - Google Patents
通信制御装置Info
- Publication number
- JPH012441A JPH012441A JP62-156518A JP15651887A JPH012441A JP H012441 A JPH012441 A JP H012441A JP 15651887 A JP15651887 A JP 15651887A JP H012441 A JPH012441 A JP H012441A
- Authority
- JP
- Japan
- Prior art keywords
- counter
- terminal
- terminal address
- control device
- data
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は１つの親局と複数の端末局との間でシリアルデ
ータ通信を行う通信制６Ｉ１ｇ置に関する。
ータ通信を行う通信制６Ｉ１ｇ置に関する。
（従来の技術）
従来、この種の親局の通信制御装置は１つの端末に対し
てシリアルデータ通信を行うようになっており、複数の
端末に対して通信を行うようにはなっていなかった。し
かし、この種の通信制御装置を用いて複数の端末との間
でシリアルデータ通信を行わせるには第２図に示したよ
うな方法で行うことができる。
てシリアルデータ通信を行うようになっており、複数の
端末に対して通信を行うようにはなっていなかった。し
かし、この種の通信制御装置を用いて複数の端末との間
でシリアルデータ通信を行わせるには第２図に示したよ
うな方法で行うことができる。
即ち、制御信号ラインＥＲがオフ（ローレベル）の間に
端末番号選択パルスＡをデータ送出ラインＳＤに出力し
、前記信号ラインＥＲがオン（ハイレベル）の間にシリ
アル信号Ｂをデータ送出ラインＳＤに送出する。前記端
末番号選択パルスＡにより複数の端末の中から特定の相
手端末を選択して、親局とこの端末との間でシリアルデ
ータ通信を行うことかできる。ところか、前記シリアル
信号Ｂはυ（局の通信制御装置に搭載されているパラレ
ルシリアル変換ＬＳＩを使って容易に１ヤ出することか
できるか、前記端末番号選択パルス△は前記通信制１ｊ
ｌｌｉ置の＼・＋ｐｕ ＜マイクロプロセッサ）等を用
いてプログラムによって作出しな【プればならない。し
かし、このプログラムは、親局と端末間にデータ送受信
かないことを確認した後、端末番号選択パルスＡのパル
ス数だけ一定時間間隔をおいてデータ送出ラインＥＲを
ハイレベル、ローレベルに変化させるもので、かなり複
雑なものとなる。このため、＼、・ＩＰＵに負荷かかか
り他のプログラムの実行か遅くなって、通信制御装置か
悪化するという欠点かあった。
端末番号選択パルスＡをデータ送出ラインＳＤに出力し
、前記信号ラインＥＲがオン（ハイレベル）の間にシリ
アル信号Ｂをデータ送出ラインＳＤに送出する。前記端
末番号選択パルスＡにより複数の端末の中から特定の相
手端末を選択して、親局とこの端末との間でシリアルデ
ータ通信を行うことかできる。ところか、前記シリアル
信号Ｂはυ（局の通信制御装置に搭載されているパラレ
ルシリアル変換ＬＳＩを使って容易に１ヤ出することか
できるか、前記端末番号選択パルス△は前記通信制１ｊ
ｌｌｉ置の＼・＋ｐｕ ＜マイクロプロセッサ）等を用
いてプログラムによって作出しな【プればならない。し
かし、このプログラムは、親局と端末間にデータ送受信
かないことを確認した後、端末番号選択パルスＡのパル
ス数だけ一定時間間隔をおいてデータ送出ラインＥＲを
ハイレベル、ローレベルに変化させるもので、かなり複
雑なものとなる。このため、＼、・ＩＰＵに負荷かかか
り他のプログラムの実行か遅くなって、通信制御装置か
悪化するという欠点かあった。
（Ｒ明か解決しにつとする問題点）
従来、１つの親局と複数の端末との間でシリアルデータ
通信を行わせるには、親局が端末特定のための端末番号
選択パルスをプログラムにより作出して送信しなければ
ならす、前記親局の通信制御装置のＭＰ’Ｕに負担がか
かり、他のプログラムの処理が遅れ、通信効率が悪化す
るという欠点があった。そこで本発明は上記の欠点を除
去するもので、端末番号選択パルスをハードウェアで作
出することにより、ＭＰＵの負−担を減らして通信効率
を向上させることができる通信制御装置を提供すること
を目的としている。
通信を行わせるには、親局が端末特定のための端末番号
選択パルスをプログラムにより作出して送信しなければ
ならす、前記親局の通信制御装置のＭＰ’Ｕに負担がか
かり、他のプログラムの処理が遅れ、通信効率が悪化す
るという欠点があった。そこで本発明は上記の欠点を除
去するもので、端末番号選択パルスをハードウェアで作
出することにより、ＭＰＵの負−担を減らして通信効率
を向上させることができる通信制御装置を提供すること
を目的としている。
［発明の構成コ
（問題点を解決するための手段）
本発明は、端末のアドレスに対応した端末アドレス選択
パルスを発生して複数の端末の中から通信相手の端末を
選択した後、この端末との間でシリアルデータの送受信
を行う通信制御装置において、端末のアドレスに対応し
た端末アドレス選択パルスを発生する第１のカウンタと
、数値が設定されると前記第１のカウンタを起動し、こ
の第１のカウンタのカウント値が前記設定数値となると
前記第１のカウンタの動作を停止する第２のカウンタと
、送受信信号線上の前記シリアルデータを構成するパル
スを入力すると所定信号を発生してこれを前記通信制御
装置のマイクロプロセッサに出力するマルチバイブレー
タと、このマルチバイブレータの出力値より送受信信号
線上にシリアルデータかないことを前記マイクロプロセ
ッサに確認させた後前記第２のカウンタに前記数値を設
定させる制御手段とを具備して構成される。
パルスを発生して複数の端末の中から通信相手の端末を
選択した後、この端末との間でシリアルデータの送受信
を行う通信制御装置において、端末のアドレスに対応し
た端末アドレス選択パルスを発生する第１のカウンタと
、数値が設定されると前記第１のカウンタを起動し、こ
の第１のカウンタのカウント値が前記設定数値となると
前記第１のカウンタの動作を停止する第２のカウンタと
、送受信信号線上の前記シリアルデータを構成するパル
スを入力すると所定信号を発生してこれを前記通信制御
装置のマイクロプロセッサに出力するマルチバイブレー
タと、このマルチバイブレータの出力値より送受信信号
線上にシリアルデータかないことを前記マイクロプロセ
ッサに確認させた後前記第２のカウンタに前記数値を設
定させる制御手段とを具備して構成される。
（作用）
本発明の通信制御ｌ装置において、制御手段は送受ｆｇ
信号線上のパルスを入力するマルチバイブレータの出
力値より通信制御装置のＭＰＵに前記送受信信号線上に
シリアルデータがないことを確認させた後、第２のカウ
ンタに通信対象の端末アドレスに対応する数値を設定さ
せる。これにより第２のカウンタは第１のカウンタを起
動するため、第１のカウンタ１よりラント出力部ち端末
アドレス選択パルスを送受信信号線上に出力する。第２
のカウンタは第１のカウンタのカラン１−１直が設定数
値となると前記第１のカウンタの動作を停止する。
信号線上のパルスを入力するマルチバイブレータの出
力値より通信制御装置のＭＰＵに前記送受信信号線上に
シリアルデータがないことを確認させた後、第２のカウ
ンタに通信対象の端末アドレスに対応する数値を設定さ
せる。これにより第２のカウンタは第１のカウンタを起
動するため、第１のカウンタ１よりラント出力部ち端末
アドレス選択パルスを送受信信号線上に出力する。第２
のカウンタは第１のカウンタのカラン１−１直が設定数
値となると前記第１のカウンタの動作を停止する。
（実施１ｔす）
以下本発明の一実施例を図面を参照して説明する。第１
図は本発明の通信制御装置の一実施例を示したブロック
図である。１は装置全体の制御を行うマイクロプロセッ
サ（ＭＰＵ）、２はパラレルデータをシリアルデータに
相互に変換するパラレルシリアル変換ＬＳＩ、３はデー
タ送信ラインＳＤにデータを送信するドライバ、４はデ
ータ受信ラインＲＤからデータを受信するレシーバ、５
は制御信号ラインＥＲへ制御信号を送出する１−ライム
、６はデータ送受信ラインＳＤ、ＲＤ上の信号を拾い出
すゲート、７はＭＰＬｌｌへの割込み信号を作出するリ
トリガブルモノステーブルマルチバイブレータ、８はリ
トリガブルモノステーブルマルチバイブレータ７の出力
を遅延させる立上がりデイレイ回路、９は端末アドレス
に対応した数値が設定され、カウンタ１０のカウント動
作を制御するプリセッタブルダウンカウンタ、１０は端
末アドレスに対応した端末アドレス選択パルス１００を
出力するクリア付カウンタ、１１は入力の一方がローレ
ベルとなると出力をローレベルとするゲートで、シリア
ルデータと端末ア１−レス選択パルスのいずれか一方を
出力する。１２はクリア付力ウンタ１０の出力を反転さ
せるインバータ、１３はクリア付カウンタ１０を駆動す
る信号を発生する発振器である。
図は本発明の通信制御装置の一実施例を示したブロック
図である。１は装置全体の制御を行うマイクロプロセッ
サ（ＭＰＵ）、２はパラレルデータをシリアルデータに
相互に変換するパラレルシリアル変換ＬＳＩ、３はデー
タ送信ラインＳＤにデータを送信するドライバ、４はデ
ータ受信ラインＲＤからデータを受信するレシーバ、５
は制御信号ラインＥＲへ制御信号を送出する１−ライム
、６はデータ送受信ラインＳＤ、ＲＤ上の信号を拾い出
すゲート、７はＭＰＬｌｌへの割込み信号を作出するリ
トリガブルモノステーブルマルチバイブレータ、８はリ
トリガブルモノステーブルマルチバイブレータ７の出力
を遅延させる立上がりデイレイ回路、９は端末アドレス
に対応した数値が設定され、カウンタ１０のカウント動
作を制御するプリセッタブルダウンカウンタ、１０は端
末アドレスに対応した端末アドレス選択パルス１００を
出力するクリア付カウンタ、１１は入力の一方がローレ
ベルとなると出力をローレベルとするゲートで、シリア
ルデータと端末ア１−レス選択パルスのいずれか一方を
出力する。１２はクリア付力ウンタ１０の出力を反転さ
せるインバータ、１３はクリア付カウンタ１０を駆動す
る信号を発生する発振器である。
次に本実施例の動作について説明する。先ず通信開始に
当ってＮ、Ｉ Ｐ Ｕ １はデータ送信、受信ラインＳ
Ｄ、ＲＤ上に信号がないことを立上がりデイレイ回路８
からの信号によりｊｆｆ ３２．すると、パラレルシリ
アル変換ＬＳ Ｉ ２にハイレベル信号をドライバ５に
出力さけて、制御信号ラインＥＲをローレベルとして端
末アドレス選択モードとする。次に＼＋ＰＵ１は通信先
の端末のアドレスに対応する数値をプリセッタブルダウ
ンカウンタ９にセットする。プリセッタブルカウンタ９
は前記数値がセットされると、信号ライン５１をローレ
ベルとし、クリア付カウンタ１０を起動する。これによ
りクリアイ寸カウンタ１０はカウントパルスをインバー
タ１２を介して信号ライン５２に端末アドレス選択パル
ス２００として出力する。この端末アドレス選択パルス
２００はゲート１１を介してドライバ３に入力されてデ
ータ送信ラインＳＤに送出されると共に、プリセッタブ
ルダウンカウンタ９に入力される。プリセッタブルダウ
ンカウンタっけセットされた数値より端末アドレス選択
パルス２００の入力に同期してダウンカウントして行き
、カウント（直かＯとなると信号ライン５１をハイレベ
ルとして、り１ノア付カウンタ１０の動作を停止する。
当ってＮ、Ｉ Ｐ Ｕ １はデータ送信、受信ラインＳ
Ｄ、ＲＤ上に信号がないことを立上がりデイレイ回路８
からの信号によりｊｆｆ ３２．すると、パラレルシリ
アル変換ＬＳ Ｉ ２にハイレベル信号をドライバ５に
出力さけて、制御信号ラインＥＲをローレベルとして端
末アドレス選択モードとする。次に＼＋ＰＵ１は通信先
の端末のアドレスに対応する数値をプリセッタブルダウ
ンカウンタ９にセットする。プリセッタブルカウンタ９
は前記数値がセットされると、信号ライン５１をローレ
ベルとし、クリア付カウンタ１０を起動する。これによ
りクリアイ寸カウンタ１０はカウントパルスをインバー
タ１２を介して信号ライン５２に端末アドレス選択パル
ス２００として出力する。この端末アドレス選択パルス
２００はゲート１１を介してドライバ３に入力されてデ
ータ送信ラインＳＤに送出されると共に、プリセッタブ
ルダウンカウンタ９に入力される。プリセッタブルダウ
ンカウンタっけセットされた数値より端末アドレス選択
パルス２００の入力に同期してダウンカウントして行き
、カウント（直かＯとなると信号ライン５１をハイレベ
ルとして、り１ノア付カウンタ１０の動作を停止する。
このため、プリセッタブルダウンカウンタ９にセットさ
れた数値と同一のパルス数の端末アドレス選択パルス２
００がデータ送信ラインＳＤ上に送出される。一方、プ
リセッタブルダウンカウンタ９のカウント１血かＯとな
った時に信号線５１がハイレベルとなると、これはレト
リガブルモノステーブルマルヂバイブレータ７のＢ入力
端子に入力されてこのりトリカブルモノステーブルマル
チバイブレークのＱ出力端子をローレベルとする。この
ローレベル信号は立上がりデイレイ回路８によって１時
間遅延された後、信号ライン５３を介して〜４ＰＵ１に
割込み信号として出力され、〜ＩＰＵ１に端末アドレス
の選択が終了したことを知らせる。これによりＭ Ｐ
Ｌｌｌはパラレルシリアル変換ＬＳＩ２を介してローレ
ベル信号をトライバ５に出力させて、制御ラインＥＲを
ハイレベルとしてデータ送出モードとする。そのｉ！２
ｉ’ｖＩＰＵ１はデータを送出すべくパラレルデータを
パラレルシリアル変換ＬＳＩ２に与えると、これにより
ＬＳＩ２はこのパラレルデータをシリアルデータに変換
して出力端子ＴＸＤからゲート１１を介してドライバ３
に出力して、データ送信ラインＳＤ上に送出する。
れた数値と同一のパルス数の端末アドレス選択パルス２
００がデータ送信ラインＳＤ上に送出される。一方、プ
リセッタブルダウンカウンタ９のカウント１血かＯとな
った時に信号線５１がハイレベルとなると、これはレト
リガブルモノステーブルマルヂバイブレータ７のＢ入力
端子に入力されてこのりトリカブルモノステーブルマル
チバイブレークのＱ出力端子をローレベルとする。この
ローレベル信号は立上がりデイレイ回路８によって１時
間遅延された後、信号ライン５３を介して〜４ＰＵ１に
割込み信号として出力され、〜ＩＰＵ１に端末アドレス
の選択が終了したことを知らせる。これによりＭ Ｐ
Ｌｌｌはパラレルシリアル変換ＬＳＩ２を介してローレ
ベル信号をトライバ５に出力させて、制御ラインＥＲを
ハイレベルとしてデータ送出モードとする。そのｉ！２
ｉ’ｖＩＰＵ１はデータを送出すべくパラレルデータを
パラレルシリアル変換ＬＳＩ２に与えると、これにより
ＬＳＩ２はこのパラレルデータをシリアルデータに変換
して出力端子ＴＸＤからゲート１１を介してドライバ３
に出力して、データ送信ラインＳＤ上に送出する。
一方、受信時には、データ受信ラインＲＤ上のシリアル
データをレシーバ４によって受信し、これをパラレルシ
リアル変換ＬＳ’Ｉ２によって変換してパラレルデータ
としたものが〜ＩＰＵ１に供給される。また、送受信時
に本通信制御装置が信号を送受している時は排他的オア
ゲート６に送信又は受信パルスか入力され、このオアゲ
ート６を介してリトリガブルモノステーブルマルチバイ
ブレータ７のへ入力端子にデータパルスが入力される。
データをレシーバ４によって受信し、これをパラレルシ
リアル変換ＬＳ’Ｉ２によって変換してパラレルデータ
としたものが〜ＩＰＵ１に供給される。また、送受信時
に本通信制御装置が信号を送受している時は排他的オア
ゲート６に送信又は受信パルスか入力され、このオアゲ
ート６を介してリトリガブルモノステーブルマルチバイ
ブレータ７のへ入力端子にデータパルスが入力される。
このため、この間マルチハイブレーク７の出力端子ろは
ローレベルを維持し、このローレベル信号が立上がりデ
イレイ回路８を介して〜ＩＰＵ１に入力されるため、Ｍ
ＰＵ１は現在自己の装置かデータを送受信していること
を認識することができる。
ローレベルを維持し、このローレベル信号が立上がりデ
イレイ回路８を介して〜ＩＰＵ１に入力されるため、Ｍ
ＰＵ１は現在自己の装置かデータを送受信していること
を認識することができる。
逆に信号線５３よりハイレベル信号か入力されると、Ｍ
ＰＵ１はデータ送受信ラインＳＤ、ＲＤ上に信号がない
ことを確認する。
ＰＵ１はデータ送受信ラインＳＤ、ＲＤ上に信号がない
ことを確認する。
本実施例によれば、プリセッタブルダウンカウンタ９と
クリア付カウンタ１０とによってハードウェア的に端末
アドレス選択パルス２００を作出しているため、ＭＰＵ
１に負担をかけることなく複数端末との間でシリアルデ
ータ通信を効率よく行うことができる。
クリア付カウンタ１０とによってハードウェア的に端末
アドレス選択パルス２００を作出しているため、ＭＰＵ
１に負担をかけることなく複数端末との間でシリアルデ
ータ通信を効率よく行うことができる。
［発明の効果１
以上記述した如く本発明の通信制御装置によれば、端末
番＠選択パルスをハードウェアで作出することにより、
ＭＰＵの負担を減らして通信効率を向上し得る効果があ
る。
番＠選択パルスをハードウェアで作出することにより、
ＭＰＵの負担を減らして通信効率を向上し得る効果があ
る。
第１図は本発明の通信制御装置の一実施例を示したブロ
ック図、第２図は従来の通信制ｔａＩＩ装置の動作例を
説明するタイムチャートて必る。 １・・・マイクロプロセッサ（ＭＰＵ＞訃・・パラレル
シリアル変換ＬＳＩ ３．５・・・ドライバ ４・・・レシーバ ６・・・排他的論理和ゲーｉ〜 ７・・・す１〜リカプルモノステーブルマルチパイブレ
ーク ９・・・プリセッタブルダウンカウンタ１０・・・クリ
ア付カウンタ １１・・・ゲーｌへ 代理人 弁理士 則 近 憲 佑 向 山王 − １０クリア第１ｉクンタ 第１図
ック図、第２図は従来の通信制ｔａＩＩ装置の動作例を
説明するタイムチャートて必る。 １・・・マイクロプロセッサ（ＭＰＵ＞訃・・パラレル
シリアル変換ＬＳＩ ３．５・・・ドライバ ４・・・レシーバ ６・・・排他的論理和ゲーｉ〜 ７・・・す１〜リカプルモノステーブルマルチパイブレ
ーク ９・・・プリセッタブルダウンカウンタ１０・・・クリ
ア付カウンタ １１・・・ゲーｌへ 代理人 弁理士 則 近 憲 佑 向 山王 − １０クリア第１ｉクンタ 第１図
Claims (1)
- 端末のアドレスに対応した端末アドレス選択パルスを発
生して複数の端末の中から通信相手の端末を選択した後
、この端末との間でシリアルデータの送受信を行う通信
制御装置において、端末のアドレスに対応した端末アド
レス選択パルスを発生する第１のカウンタと、数値が設
定されると前記第１のカウンタを起動し、この第１のカ
ウンタのカウント値が前記設定数値となると前記第１の
カウンタの動作を停止する第２のカウンタと、送受信信
号線上の前記シリアルデータを構成するパルスが入力さ
れると所定の信号を発生するマルチバイブレータと、こ
のマルチバイブレータの出力値より送受信信号線上にシ
リアルデータがないことを前記ＭＰＵに確認させた後前
記第２のカウンタに前記数値を設定させる制御手段とを
具備したことを特徴とする通信制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15651887A JPS642441A (en) | 1987-06-25 | 1987-06-25 | Communication control equipment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15651887A JPS642441A (en) | 1987-06-25 | 1987-06-25 | Communication control equipment |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH012441A true JPH012441A (ja) | 1989-01-06 |
| JPS642441A JPS642441A (en) | 1989-01-06 |
Family
ID=15629536
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15651887A Pending JPS642441A (en) | 1987-06-25 | 1987-06-25 | Communication control equipment |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS642441A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7430259B2 (en) * | 2004-04-19 | 2008-09-30 | Intersil Americas Inc. | Two-wire chip-to-chip interface |
| JP2008135455A (ja) * | 2006-11-27 | 2008-06-12 | Ngk Insulators Ltd | チップ移載装置 |
-
1987
- 1987-06-25 JP JP15651887A patent/JPS642441A/ja active Pending
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