JPH02237215A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH02237215A JPH02237215A JP63262423A JP26242388A JPH02237215A JP H02237215 A JPH02237215 A JP H02237215A JP 63262423 A JP63262423 A JP 63262423A JP 26242388 A JP26242388 A JP 26242388A JP H02237215 A JPH02237215 A JP H02237215A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- delay
- inverter
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業」二の利用分野〕
この発明は論理動作を行う半導体集積回路に関するもの
である。
である。
第２図は従来の半導体集積回路を示し、図において、１
，２はフリップフロップ、３〜５はインバータ、６，７
は出力駆動素子である。
，２はフリップフロップ、３〜５はインバータ、６，７
は出力駆動素子である。
次に動作について説明する。
他の論理回路により生成された論理信号が内部端子ＤＩ
，Ｄ２に各々印加される。それらの信号はフリップフロ
ップ１，２のデータ端子Ｄに印加される。一方Ｔ１端子
よりトリガ信号がフリップフロツプのトグル端子Ｔに印
加され、データ端子に印加された信号は該フリップフロ
ップより同期をとって出力される。フリップフロップ１
，２の出力はその位相がインバータ３〜５により整形さ
れて出力駆動素子６，７に伝達され、集積回路の出力端
子０１．０２より外部に出力される。この回路のように
出力端子０１と０２に逆位相の信号を出力する必要があ
る場合、同期をとったフリップフロップ１，２の出力よ
り出力端子０１．０２までの間の素子数は１段分異なる
ものとなる。
，Ｄ２に各々印加される。それらの信号はフリップフロ
ップ１，２のデータ端子Ｄに印加される。一方Ｔ１端子
よりトリガ信号がフリップフロツプのトグル端子Ｔに印
加され、データ端子に印加された信号は該フリップフロ
ップより同期をとって出力される。フリップフロップ１
，２の出力はその位相がインバータ３〜５により整形さ
れて出力駆動素子６，７に伝達され、集積回路の出力端
子０１．０２より外部に出力される。この回路のように
出力端子０１と０２に逆位相の信号を出力する必要があ
る場合、同期をとったフリップフロップ１，２の出力よ
り出力端子０１．０２までの間の素子数は１段分異なる
ものとなる。
上記従来の半導体集積回路では、素子の段数が２信号間
で異なるために信号が素子を通過する遅延時間の差が大
きくなり、出力端子０１，０２に出力される信号の位相
のズレを起こすという問題があった。そしてこの位相ズ
レの補償は外部回路の外付げによって行わなくてはなら
ず、部品点数が多くなる，調整が難しい等の問題があっ
た。
で異なるために信号が素子を通過する遅延時間の差が大
きくなり、出力端子０１，０２に出力される信号の位相
のズレを起こすという問題があった。そしてこの位相ズ
レの補償は外部回路の外付げによって行わなくてはなら
ず、部品点数が多くなる，調整が難しい等の問題があっ
た。
この発明は上記のような問題点を解消するためになされ
たもので、２信号間で信号が通過する素子の段数が異な
るものにおいてその遅延時間の差による信号の位相のズ
レを外部回路なしに補償できる半導体集積回路を得るこ
とを目的とする。
たもので、２信号間で信号が通過する素子の段数が異な
るものにおいてその遅延時間の差による信号の位相のズ
レを外部回路なしに補償できる半導体集積回路を得るこ
とを目的とする。
この発明に係る半導体集積回路は、信号伝達経路上の信
号遅延の差を補償する遅延補償回路を回路内部に付加す
ることにより、外部回路なしに位相のズレを補償できる
ようにしたものである。
号遅延の差を補償する遅延補償回路を回路内部に付加す
ることにより、外部回路なしに位相のズレを補償できる
ようにしたものである。
この発明における遅延補償回路は、素子を通過する遅延
時間の少ない方の信号の、信号伝達経路上の信号遅延量
を、等価遅延発生用素子および自動配置配線用終端処理
素子等により大きくするから、２信号間の信号遅延量が
等しくなる。
時間の少ない方の信号の、信号伝達経路上の信号遅延量
を、等価遅延発生用素子および自動配置配線用終端処理
素子等により大きくするから、２信号間の信号遅延量が
等しくなる。
以下、この発明の一実施例を図について説明する。
第１図は本発明の一実施例による半導体集積回路を示し
、図において、１．２はフリップフロップ、３〜５はイ
ンバータ、６，７は出力駆動素子、８は等価遅延発生用
素子、９は自動配置配線用終端処理素子である。
、図において、１．２はフリップフロップ、３〜５はイ
ンバータ、６，７は出力駆動素子、８は等価遅延発生用
素子、９は自動配置配線用終端処理素子である。
次に動作について説明する。トリガ信号Ｔ１により同期
をとってフリップフロップ１，２より出力された信号は
一方はインバータ３，４を通って出力駆動素子６から出
力され、他方はインバータ５を通って出力駆動素子７か
ら出力される。この場合、後述の経路の方が通過する素
子数が少ないが、付加された等価遅延素子８がインバー
タ５に対する負荷となり、インバータ５での遅延時間が
大きくなる。このため、インバータ５における遅延時間
とインバータ３，４合計での遅延時間が等しくなり、位
相のズレを防ぐことができる。また、集積回路内の各素
子位置の決定（一般に、配置と称する），及び各素子間
の信号配線（一般に、配線と称する）を自動で行わせる
自動配置配線の場合、内部素子は入出力とも何らかの形
で接続しておく必要があるため、この場合等価遅延素子
８の出力を無接続にしないためにこれに終端処理素子９
を付加している。終端処理素子９の出力はその入力にル
ープさせることにより出力端子の開放を避けている。
をとってフリップフロップ１，２より出力された信号は
一方はインバータ３，４を通って出力駆動素子６から出
力され、他方はインバータ５を通って出力駆動素子７か
ら出力される。この場合、後述の経路の方が通過する素
子数が少ないが、付加された等価遅延素子８がインバー
タ５に対する負荷となり、インバータ５での遅延時間が
大きくなる。このため、インバータ５における遅延時間
とインバータ３，４合計での遅延時間が等しくなり、位
相のズレを防ぐことができる。また、集積回路内の各素
子位置の決定（一般に、配置と称する），及び各素子間
の信号配線（一般に、配線と称する）を自動で行わせる
自動配置配線の場合、内部素子は入出力とも何らかの形
で接続しておく必要があるため、この場合等価遅延素子
８の出力を無接続にしないためにこれに終端処理素子９
を付加している。終端処理素子９の出力はその入力にル
ープさせることにより出力端子の開放を避けている。
また上記実施例では終端処理素子９に３人力ＮＡＮＤ素
子を使用したが、これは第３図の本発明の他の実施例に
示すようにフリップフロップ９ｂを使用してもよく、上
記実施例と同様の効果を奏する。
子を使用したが、これは第３図の本発明の他の実施例に
示すようにフリップフロップ９ｂを使用してもよく、上
記実施例と同様の効果を奏する。
また、上記実施例では、フリップフロップ１，２と出力
駆動素子６，７間にインバータのみが介在する回路につ
いて説明したが、これはインバータ以外のＮＡＮＤ回路
，ＡＮＤ回路．ＯＲ回路，ＮＯＲ回路等の論理素子が介
在するものであってもよく、また等価遅延素子はインバ
ータ以外の論理素子を用いてもよく、上記と同様の効果
を得ることができる。
駆動素子６，７間にインバータのみが介在する回路につ
いて説明したが、これはインバータ以外のＮＡＮＤ回路
，ＡＮＤ回路．ＯＲ回路，ＮＯＲ回路等の論理素子が介
在するものであってもよく、また等価遅延素子はインバ
ータ以外の論理素子を用いてもよく、上記と同様の効果
を得ることができる。
以上のようにこの発明によれば、遅延補償回路を集積回
路内に内蔵したので、信号伝達経路の素子数の違いによ
る位相のズレを外部回路による調整を行うことなくなく
することができ、該回路を使用した装置の部品点数を削
減できるとともにコストダウンも達成できる効果がある
。
路内に内蔵したので、信号伝達経路の素子数の違いによ
る位相のズレを外部回路による調整を行うことなくなく
することができ、該回路を使用した装置の部品点数を削
減できるとともにコストダウンも達成できる効果がある
。
第１図はこの発明の一実施例による半導体集積回路によ
る信号伝達回路の回路図、第２図は従来の信号伝達回路
の回路図、第３図はこの発明の他の実施例による信号伝
達回路の回路図である。 図において、１，２はフリ・ソプフロ・ソプ、３，４，
５はインバータ、６，７は出力駆動素子、８は等価遅延
発生用素子、９は自動配置配線用終端処理素子である。
る信号伝達回路の回路図、第２図は従来の信号伝達回路
の回路図、第３図はこの発明の他の実施例による信号伝
達回路の回路図である。 図において、１，２はフリ・ソプフロ・ソプ、３，４，
５はインバータ、６，７は出力駆動素子、８は等価遅延
発生用素子、９は自動配置配線用終端処理素子である。
Claims (1)
- 【特許請求の範囲】 １）１つの信号によりトリガされる複数の論理回路を有
する半導体集積回路において、 上記各論理回路より出力される信号の信号伝達経路上の
遅延の差を補償する遅延補償回路を具備したことを特徴
とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63262423A JPH02237215A (ja) | 1988-10-18 | 1988-10-18 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63262423A JPH02237215A (ja) | 1988-10-18 | 1988-10-18 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02237215A true JPH02237215A (ja) | 1990-09-19 |
Family
ID=17375578
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63262423A Pending JPH02237215A (ja) | 1988-10-18 | 1988-10-18 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02237215A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0624950B1 (en) * | 1993-04-05 | 1998-06-24 | Motorola, Inc. | Delay matching circuit |
-
1988
- 1988-10-18 JP JP63262423A patent/JPH02237215A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0624950B1 (en) * | 1993-04-05 | 1998-06-24 | Motorola, Inc. | Delay matching circuit |
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