JPH0897686A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0897686A JPH0897686A JP6229135A JP22913594A JPH0897686A JP H0897686 A JPH0897686 A JP H0897686A JP 6229135 A JP6229135 A JP 6229135A JP 22913594 A JP22913594 A JP 22913594A JP H0897686 A JPH0897686 A JP H0897686A
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- Japan
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- circuit
- data
- pulse
- clock signal
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- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims description 11
- 230000007704 transition Effects 0.000 claims description 5
- 230000003111 delayed effect Effects 0.000 abstract description 11
- 230000004069 differentiation Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 4
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 3
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】 クロックに同期して多数のデータを各々ＤＦ
Ｆへラッチするとき、クロックの内部回路による遅延や
各データの変化点等に起因する誤ラッチを簡単な構成で
防ぐ。 【構成】 クロック２を微分回路２０で微分して微分パ
ルスを得る場合、内部回路３とインバータ４との遅延時
間を利用して一定パルス幅の微分パルスとしてこれをホ
ールドパルスＶ５とする。このホールドパルスＶ５の存
在期間各データ１Ａ〜１ＮをＤタイプラッチ６Ａ〜６Ｎ
で夫々取込みホールドする。このラッチ出力Ｖ６Ａ〜Ｖ
６ＮをＤＦＦ７Ａ〜７Ｎにより遅延クロックパルスＶ３
に同期してラッチする。 【効果】 多くのデータに対して微分回路が共通で良い
ため簡単な構成で実現できる。
Ｆへラッチするとき、クロックの内部回路による遅延や
各データの変化点等に起因する誤ラッチを簡単な構成で
防ぐ。 【構成】 クロック２を微分回路２０で微分して微分パ
ルスを得る場合、内部回路３とインバータ４との遅延時
間を利用して一定パルス幅の微分パルスとしてこれをホ
ールドパルスＶ５とする。このホールドパルスＶ５の存
在期間各データ１Ａ〜１ＮをＤタイプラッチ６Ａ〜６Ｎ
で夫々取込みホールドする。このラッチ出力Ｖ６Ａ〜Ｖ
６ＮをＤＦＦ７Ａ〜７Ｎにより遅延クロックパルスＶ３
に同期してラッチする。 【効果】 多くのデータに対して微分回路が共通で良い
ため簡単な構成で実現できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特にクロック信号に同期して複数の入力データを取込む
ようにした半導体集積回路に関するものである。
特にクロック信号に同期して複数の入力データを取込む
ようにした半導体集積回路に関するものである。
【０００２】
【従来の技術】この種の半導体集積回路では、外部から
供給されるクロック信号に同期して内部回路の多くのデ
ータ信号をフリップフロップに取込み当該クロック信号
に同期して出力することが必要となる。この場合、外部
から供給されるクロック信号は内部回路を経ることによ
り遅延することが多く、よって遅延したクロック信号に
同期して多数のデータを取込みつつ出力する回路例を図
３に示している。
供給されるクロック信号に同期して内部回路の多くのデ
ータ信号をフリップフロップに取込み当該クロック信号
に同期して出力することが必要となる。この場合、外部
から供給されるクロック信号は内部回路を経ることによ
り遅延することが多く、よって遅延したクロック信号に
同期して多数のデータを取込みつつ出力する回路例を図
３に示している。
【０００３】図３において、クロック信号ＣＬＫ２は内
部回路３により遅延するために、各データＤＡＴＡ１Ａ
〜１Ｎを遅延回路９〜９Ｎを夫々介してＤＦＦ（Ｄタイ
プ・フリップフロップ）７Ａ〜７Ｎへ供給し、遅延クロ
ックＣＬＫ２に同期して各遅延データＶ６Ａ〜Ｖ６Ｎを
夫々ラッチするようになっている。
部回路３により遅延するために、各データＤＡＴＡ１Ａ
〜１Ｎを遅延回路９〜９Ｎを夫々介してＤＦＦ（Ｄタイ
プ・フリップフロップ）７Ａ〜７Ｎへ供給し、遅延クロ
ックＣＬＫ２に同期して各遅延データＶ６Ａ〜Ｖ６Ｎを
夫々ラッチするようになっている。
【０００４】図４は図３の各部の動作を示すタイムチャ
ートである。クロックＣＬＫ２が遅延時間を有している
ために、ＤＦＦ７Ａ〜７Ｎのデータ変化領域であるセッ
トアップタイムとホールドタイムの両期間内に、入力デ
ータ１Ａ〜１Ｎの変化領域が来ないように各遅延回路９
Ａ〜９Ｎで調整するようになっている。尚、Ｑ８Ａ〜Ｑ
８ＮはＤＦＦ７Ａ〜７Ｎの各出力を夫々示している。
ートである。クロックＣＬＫ２が遅延時間を有している
ために、ＤＦＦ７Ａ〜７Ｎのデータ変化領域であるセッ
トアップタイムとホールドタイムの両期間内に、入力デ
ータ１Ａ〜１Ｎの変化領域が来ないように各遅延回路９
Ａ〜９Ｎで調整するようになっている。尚、Ｑ８Ａ〜Ｑ
８ＮはＤＦＦ７Ａ〜７Ｎの各出力を夫々示している。
【０００５】他の例として、特開平２−１０９４１４号
公報に示される図５の構成の回路がある。この回路で
は、遅延時間制御信号１１Ａ〜１１Ｎにより夫々遅延時
間が制御自在な可変遅延回路１２Ａ〜１２Ｎを、各入力
データ１Ａ〜１Ｎ対応に設け、スイッチ１３Ａ〜１３
Ｎ，１４Ａ〜１４Ｎをスイッチ制御信号１０Ａ，１０Ｎ
により夫々オンオフ制御することで、これ等各遅延回路
１２Ａ〜１２Ｎをスルーとしたり、またクロック信号を
遅延したりするようになっている。
公報に示される図５の構成の回路がある。この回路で
は、遅延時間制御信号１１Ａ〜１１Ｎにより夫々遅延時
間が制御自在な可変遅延回路１２Ａ〜１２Ｎを、各入力
データ１Ａ〜１Ｎ対応に設け、スイッチ１３Ａ〜１３
Ｎ，１４Ａ〜１４Ｎをスイッチ制御信号１０Ａ，１０Ｎ
により夫々オンオフ制御することで、これ等各遅延回路
１２Ａ〜１２Ｎをスルーとしたり、またクロック信号を
遅延したりするようになっている。
【０００６】例えば、ＤＦＦ７Ａ〜７Ｎのセットアップ
時間が取れない場合には、スイッチ制御信号１０Ａ〜１
０Ｎによりクロック信号２を遅延回路１２Ａ〜１２Ｎを
介してＤＦＦへ夫々入力し、セットアップ時間を取れる
様にする。
時間が取れない場合には、スイッチ制御信号１０Ａ〜１
０Ｎによりクロック信号２を遅延回路１２Ａ〜１２Ｎを
介してＤＦＦへ夫々入力し、セットアップ時間を取れる
様にする。
【０００７】また、ＤＦＦ７Ａ〜７Ｎのホールド時間が
取れない場合には、スイッチ制御信号１０Ａ〜１０Ｎに
よりデータ信号１Ａ〜１Ｎを各遅延回路１２Ａ〜１２Ｎ
を介してＤＦＦへ夫々入力し、ホールド時間を取れる様
にする。
取れない場合には、スイッチ制御信号１０Ａ〜１０Ｎに
よりデータ信号１Ａ〜１Ｎを各遅延回路１２Ａ〜１２Ｎ
を介してＤＦＦへ夫々入力し、ホールド時間を取れる様
にする。
【０００８】
【発明が解決しようとする課題】図３に示した従来回路
では、入力データが多数本ある場合、各データを遅延回
路を介してＤＦＦへ入力するために、遅延回路の各々の
バラツキにより遅延時間が一定しないという問題があ
る。この問題は遅延時間が大きければより顕著となる。
また、データ本数に応じて遅延回路が必要であるので、
多くのゲートが必要となり回路規模が増大する。
では、入力データが多数本ある場合、各データを遅延回
路を介してＤＦＦへ入力するために、遅延回路の各々の
バラツキにより遅延時間が一定しないという問題があ
る。この問題は遅延時間が大きければより顕著となる。
また、データ本数に応じて遅延回路が必要であるので、
多くのゲートが必要となり回路規模が増大する。
【０００９】図５の従来回路では、データ信号やクロッ
ク信号を可変遅延回路を介してＤＦＦへ印加しているの
で、多少レイアウトや配線長にバラツキがあっても、各
可変遅延回路の遅延時間調整によりＤＦＦへデータを取
込むことができるが、これまた回路数がデータ本数に比
例するので、ゲート数が増え、また制御端子１０Ａ〜１
０Ｎ，１１Ａ〜１１Ｎが必要であり、得策ではない。
ク信号を可変遅延回路を介してＤＦＦへ印加しているの
で、多少レイアウトや配線長にバラツキがあっても、各
可変遅延回路の遅延時間調整によりＤＦＦへデータを取
込むことができるが、これまた回路数がデータ本数に比
例するので、ゲート数が増え、また制御端子１０Ａ〜１
０Ｎ，１１Ａ〜１１Ｎが必要であり、得策ではない。
【００１０】本発明の目的は、レイアウトや配線長のバ
ラツキを吸収して安定にデータを取込むことができる簡
単な構成の半導体集積回路を提供することである。
ラツキを吸収して安定にデータを取込むことができる簡
単な構成の半導体集積回路を提供することである。
【００１１】
【課題を解決するための手段】本発明によれば、クロッ
ク信号のレベル遷移に同期して複数の入力データを取込
むようにした半導体集積回路であって、前記クロック信
号のレベル遷移タイミングから所定時間幅のホールドパ
ルスを生成するホールドパルス生成手段と、このホール
ドパルスの発生期間前記複数の入力データを夫々取込み
保持する保持手段と、前記保持手段が夫々保持している
複数の保持データを取込む複数のフリップフロップとを
含むことを特徴とする半導体集積回路が得られる。
ク信号のレベル遷移に同期して複数の入力データを取込
むようにした半導体集積回路であって、前記クロック信
号のレベル遷移タイミングから所定時間幅のホールドパ
ルスを生成するホールドパルス生成手段と、このホール
ドパルスの発生期間前記複数の入力データを夫々取込み
保持する保持手段と、前記保持手段が夫々保持している
複数の保持データを取込む複数のフリップフロップとを
含むことを特徴とする半導体集積回路が得られる。
【００１２】
【作用】クロック信号のレベル遷移タイミングから一定
時間幅のホールドパルスを生成し、このホールドパルス
の間各データ信号をラッチにより取込み保持し、各ラッ
チ出力をＤＦＦに取込んで出力するようにすれば、クロ
ック信号の遅延の吸収やデータ信号のデータ変化領域で
の取込みが、極めて簡単な構成で可能となる。
時間幅のホールドパルスを生成し、このホールドパルス
の間各データ信号をラッチにより取込み保持し、各ラッ
チ出力をＤＦＦに取込んで出力するようにすれば、クロ
ック信号の遅延の吸収やデータ信号のデータ変化領域で
の取込みが、極めて簡単な構成で可能となる。
【００１３】
【実施例】以下に図面を用いて本発明の実施例を説明す
る。
る。
【００１４】図１は本発明の実施例のブロック図であ
り、図２は図１のブロックの動作を示す各部波形図であ
る。尚、図１において、図３，５と同等部分は同一符号
にて示している。
り、図２は図１のブロックの動作を示す各部波形図であ
る。尚、図１において、図３，５と同等部分は同一符号
にて示している。
【００１５】各データ信号１Ａ〜１ＮはＤタイプラッチ
６Ａ〜６ＮにおいてホールドパルスＶ５により取込まれ
つつ保持される。これ等各保持出力Ｖ６Ａ〜Ｖ６Ｎは対
応するＤＦＦ７Ａ〜７ＮへパルスＶ３に同期して取込ま
れ出力データ８Ａ〜８Ｎとして導出される。
６Ａ〜６ＮにおいてホールドパルスＶ５により取込まれ
つつ保持される。これ等各保持出力Ｖ６Ａ〜Ｖ６Ｎは対
応するＤＦＦ７Ａ〜７ＮへパルスＶ３に同期して取込ま
れ出力データ８Ａ〜８Ｎとして導出される。
【００１６】クロック信号２は内部回路３を経て所定時
間遅延され、この遅延パルスＶ３とクロック信号２とは
微分回路２０へ入力される。この微分回路２０におい
て、遅延パルスＶ３は遅延機能を有するインバータ４に
て反転され、この遅延反転出力Ｖ４とクロック信号２と
はナンドゲート５へ入力される。このゲート５の出力が
ホールドパルスＶ５となる。
間遅延され、この遅延パルスＶ３とクロック信号２とは
微分回路２０へ入力される。この微分回路２０におい
て、遅延パルスＶ３は遅延機能を有するインバータ４に
て反転され、この遅延反転出力Ｖ４とクロック信号２と
はナンドゲート５へ入力される。このゲート５の出力が
ホールドパルスＶ５となる。
【００１７】クロック信号２の立上りタイミングは内部
回路３で一定時間遅延制御されて出力Ｖ３へ伝わる。ナ
ンドゲート５からはこの遅延出力Ｖ３の更に遅延反転信
号Ｖ４と入力クロック信号２とのナンド演算した波形を
有する一定パルス幅のホールドパルスＶ５が生成される
ことになる。
回路３で一定時間遅延制御されて出力Ｖ３へ伝わる。ナ
ンドゲート５からはこの遅延出力Ｖ３の更に遅延反転信
号Ｖ４と入力クロック信号２とのナンド演算した波形を
有する一定パルス幅のホールドパルスＶ５が生成される
ことになる。
【００１８】従って、Ｄタイプラッチ６Ａ〜６Ｎでは、
ラッチ用のホールドパルスＶ５の立下りエッジにてデー
タ入力１Ａ〜１Ｎが夫々取込まれてこのパルスＶ５のロ
ーレベルの間ホールドされる。このローレベルの期間
を、入力データクロック信号１Ａ〜１Ｎのデータ変化領
域を少くとも含む様に設定しておけば、次段のＤＦＦ７
Ａ〜７ＮがパルスＶ３に同期してこれ等ラッチ６Ａ〜６
Ｎを取込む様にすることにより、データ入力１Ａ〜１Ｎ
の変化のない安定した時点で各データをラッチすること
ができるのである。
ラッチ用のホールドパルスＶ５の立下りエッジにてデー
タ入力１Ａ〜１Ｎが夫々取込まれてこのパルスＶ５のロ
ーレベルの間ホールドされる。このローレベルの期間
を、入力データクロック信号１Ａ〜１Ｎのデータ変化領
域を少くとも含む様に設定しておけば、次段のＤＦＦ７
Ａ〜７ＮがパルスＶ３に同期してこれ等ラッチ６Ａ〜６
Ｎを取込む様にすることにより、データ入力１Ａ〜１Ｎ
の変化のない安定した時点で各データをラッチすること
ができるのである。
【００１９】
【発明の効果】叙上の如く、本発明によれば、全てのデ
ータ信号に対して共通にホールドパルスを発生する構成
とすれば良いので、データ本数が増大しても回路規模の
増大はなく、また内部回路の遅延時間が増大しても遅延
のためのゲート回路（遅延機能付きインバータ４）も、
共通であるので、これまた回路規模が増大しないという
効果がある。
ータ信号に対して共通にホールドパルスを発生する構成
とすれば良いので、データ本数が増大しても回路規模の
増大はなく、また内部回路の遅延時間が増大しても遅延
のためのゲート回路（遅延機能付きインバータ４）も、
共通であるので、これまた回路規模が増大しないという
効果がある。
【図１】本発明の実施例の回路図である。
【図２】図１の回路の動作を示す各部タイムチャートで
ある。
ある。
【図３】従来の回路例を示す図である。
【図４】図３の回路の動作を示す各部タイムチャートで
ある。
ある。
【図５】従来の他の回路例を示す図である。
１Ａ〜１Ｎ データ信号 ２ クロック信号 ３ 内部回路 ４ インバータ ５ ナンドゲート ６Ａ〜６Ｎ Ｄタイプラッチ ７Ａ〜７Ｎ ＤＦＦ ８Ａ〜８Ｎ 出力データ ２０ 微分回路
Claims (3)
- 【請求項１】 クロック信号のレベル遷移に同期して複
数の入力データを取込むようにした半導体集積回路であ
って、前記クロック信号のレベル遷移タイミングから所
定時間幅のホールドパルスを生成するホールドパルス生
成手段と、このホールドパルスの発生期間前記複数の入
力データを夫々取込み保持する保持手段と、前記保持手
段が夫々保持している複数の保持データを取込む複数の
フリップフロップとを含むことを特徴とする半導体集積
回路。 - 【請求項２】 前記ホールドパルス生成手段は前記クロ
ック信号を微分して前記所定時間幅の微分パルスを生成
する微分手段であることを特徴とする請求項１記載の半
導体集積回路。 - 【請求項３】 前記微分手段は、前記クロック信号を前
記所定時間遅延する遅延回路と、この遅延回路の出力を
遅延反転する反転回路と、前記クロック信号とこの反転
信号とを用いて前記所定時間幅のホールドパルスを発生
するゲート回路とを有することを特徴とする請求項２記
載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6229135A JPH0897686A (ja) | 1994-09-26 | 1994-09-26 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6229135A JPH0897686A (ja) | 1994-09-26 | 1994-09-26 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0897686A true JPH0897686A (ja) | 1996-04-12 |
Family
ID=16887313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6229135A Withdrawn JPH0897686A (ja) | 1994-09-26 | 1994-09-26 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0897686A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0908011A1 (en) * | 1996-06-28 | 1999-04-14 | LSI Logic Corporation | Circuit and method for reducing the effects of metastability |
-
1994
- 1994-09-26 JP JP6229135A patent/JPH0897686A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0908011A1 (en) * | 1996-06-28 | 1999-04-14 | LSI Logic Corporation | Circuit and method for reducing the effects of metastability |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020115 |