JPH04153761A - 出力バッファ - Google Patents
出力バッファInfo
- Publication number
- JPH04153761A JPH04153761A JP2278267A JP27826790A JPH04153761A JP H04153761 A JPH04153761 A JP H04153761A JP 2278267 A JP2278267 A JP 2278267A JP 27826790 A JP27826790 A JP 27826790A JP H04153761 A JPH04153761 A JP H04153761A
- Authority
- JP
- Japan
- Prior art keywords
- channel mos
- output
- mos transistor
- output buffer
- signal transmission
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000872 buffer Substances 0.000 title claims abstract description 25
- 230000008054 signal transmission Effects 0.000 claims abstract description 20
- 230000000295 complement effect Effects 0.000 claims description 3
- 239000004065 semiconductor Substances 0.000 claims description 3
- 230000001052 transient effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 11
- 230000000630 rising effect Effects 0.000 description 3
- 230000002457 bidirectional effect Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＴＴＬインターフェースを有する半導体集積回
路の出力バッファに関する。
路の出力バッファに関する。
第４図は、従来の出力バッファを示す回路図である。
第４図において出カバ、ファの出力端子０４２に接続さ
れるインダクタンスＬ及び容量Ｃは特性インピーダンス
ｚ０の信号伝送路とそれにインピーダンス整合がとれた
状態で接続された負荷を等測的に表している。この出力
バッファは、入力信号Ｉ４１により、インバータ４０．
４１及びインバータ４２．４３からなる駆動回路Ｇ４１
及びＧ４２を介して第１の電源（以下、ｖｌ）Ｄと称す
）と出力端子０４２との間に接続されたＰチャネルＭＯ
ＳトランジスタＰ４２と第２の電源（以下ＧＮＤと称す
）と出力端子０４２との間に接続されたＮチャネルＭＯ
ＳトランジスタＮ４１とを相補的に切り替え、特性イン
ピーダンスｚ０の信号伝送路を介して負荷を駆動するも
のとなっている。
れるインダクタンスＬ及び容量Ｃは特性インピーダンス
ｚ０の信号伝送路とそれにインピーダンス整合がとれた
状態で接続された負荷を等測的に表している。この出力
バッファは、入力信号Ｉ４１により、インバータ４０．
４１及びインバータ４２．４３からなる駆動回路Ｇ４１
及びＧ４２を介して第１の電源（以下、ｖｌ）Ｄと称す
）と出力端子０４２との間に接続されたＰチャネルＭＯ
ＳトランジスタＰ４２と第２の電源（以下ＧＮＤと称す
）と出力端子０４２との間に接続されたＮチャネルＭＯ
ＳトランジスタＮ４１とを相補的に切り替え、特性イン
ピーダンスｚ０の信号伝送路を介して負荷を駆動するも
のとなっている。
また、電源電圧５ｖのＴＴＬインターフェースを有する
集積回路の出力バッファにおいては、入力信号１４１が
立ち下がり負荷の接続された出力点０４１つレベルがＧ
ＮＤレベルから２ｖに達するまでの遅延時間と入力信号
Ｉ４１が立ち上がり出力点０４１のレベルがＶＤＤから
０．８ｖに達するまでの遅延時間が仕様を満たすよう最
終段のＰチャネルＭＯＳトランジスタ及びＮチャネルＭ
Ｏ３）ラノジスタの幾何学的寸法と駆動回路Ｇ４１及び
Ｇ４２を構成するＭＯＳ）ランジスタの幾何学的寸法を
決定する。
集積回路の出力バッファにおいては、入力信号１４１が
立ち下がり負荷の接続された出力点０４１つレベルがＧ
ＮＤレベルから２ｖに達するまでの遅延時間と入力信号
Ｉ４１が立ち上がり出力点０４１のレベルがＶＤＤから
０．８ｖに達するまでの遅延時間が仕様を満たすよう最
終段のＰチャネルＭＯＳトランジスタ及びＮチャネルＭ
Ｏ３）ラノジスタの幾何学的寸法と駆動回路Ｇ４１及び
Ｇ４２を構成するＭＯＳ）ランジスタの幾何学的寸法を
決定する。
第５図は、データバス等の双方向入出力回路に用いられ
る従来の出力バッファを示す回路図である。前記第４図
の出力バッファとの相違は、出力制御入力信号Ｃ５１を
有し、この制御入力信号により、出力点０５２をＰチャ
ネルＭＯＳトランジスタＰ５１とＮチャネルＭＯＳトラ
ンジスタＮ５１のどちらか一方が導通状態にあるドライ
ブ状態と両方が非導通状態にあるハイ・インピーダンス
状態に切り替えることができる。回路構成上の相違は駆
動回路Ｇ５１及びＧ５２において、ＮＯ’Ｒゲート５１
とＮＡＮＤゲート５３が用いられ、これにより出力点０
５２の状態切り替えを実現している。
る従来の出力バッファを示す回路図である。前記第４図
の出力バッファとの相違は、出力制御入力信号Ｃ５１を
有し、この制御入力信号により、出力点０５２をＰチャ
ネルＭＯＳトランジスタＰ５１とＮチャネルＭＯＳトラ
ンジスタＮ５１のどちらか一方が導通状態にあるドライ
ブ状態と両方が非導通状態にあるハイ・インピーダンス
状態に切り替えることができる。回路構成上の相違は駆
動回路Ｇ５１及びＧ５２において、ＮＯ’Ｒゲート５１
とＮＡＮＤゲート５３が用いられ、これにより出力点０
５２の状態切り替えを実現している。
上述したように、電源電圧５ｖのＴＴＬインターフェー
スを持つ集積回路の出力バッファの出力点の電圧変化は
、立ち上がり時０．Ｏｖから２．ＯＶに対し立ち下がり
時には５．Ｏｖから０．８ｖと約２倍の電圧振幅を変化
させる必要がある。
スを持つ集積回路の出力バッファの出力点の電圧変化は
、立ち上がり時０．Ｏｖから２．ＯＶに対し立ち下がり
時には５．Ｏｖから０．８ｖと約２倍の電圧振幅を変化
させる必要がある。
近年、集積回路を使用したシステムの高速化に伴い、出
力バッファの高速化も要求されており、出力点の立ち下
がりも立ち上がりと同じ遅延時間である必要がある。こ
のため、出力バッファの最終段ＮチャネルＭＯＳトラン
ジスタの出力抵抗は、最終段ＰチャネルＭＯＳトランジ
スタの１／２とする必要がある。第６図０４１−１，０
５１−１に示すように、出力バッファ最終段Ｎチャネル
ＭＯＳトランジスタの出力抵抗がＰチャネルＭＯＳトラ
ンジスタと同じ、即ち信号伝送路の特性インピーダンス
と同じ場合には、アンダーシュートは発生しないが立ち
下がりの遅延時間が大きくなる。
力バッファの高速化も要求されており、出力点の立ち下
がりも立ち上がりと同じ遅延時間である必要がある。こ
のため、出力バッファの最終段ＮチャネルＭＯＳトラン
ジスタの出力抵抗は、最終段ＰチャネルＭＯＳトランジ
スタの１／２とする必要がある。第６図０４１−１，０
５１−１に示すように、出力バッファ最終段Ｎチャネル
ＭＯＳトランジスタの出力抵抗がＰチャネルＭＯＳトラ
ンジスタと同じ、即ち信号伝送路の特性インピーダンス
と同じ場合には、アンダーシュートは発生しないが立ち
下がりの遅延時間が大きくなる。
また、第６図０４１−２，０５１−２に示すように、出
力バッファ最終段ＮチャネルＭＯＳトランジスタの出力
抵抗がＰチャネルＭＯＳトランジスタの１／２、即ち信
号伝送路の特性インピーダンスより小さい場合には、ア
ンダーシュートが発生し、これらに起因して誤動作が発
生するという問題点があった。
力バッファ最終段ＮチャネルＭＯＳトランジスタの出力
抵抗がＰチャネルＭＯＳトランジスタの１／２、即ち信
号伝送路の特性インピーダンスより小さい場合には、ア
ンダーシュートが発生し、これらに起因して誤動作が発
生するという問題点があった。
本発明に係わる出力バッファは、第１の電源と出力端子
との間に接続された第１のＰチャネル間Ｏ３）ランジス
タと、第２の電源と出力端子との間に接続された第１の
ＮチャネルＭＯＳトランジスタとを有し、前記第１のＰ
チャネルＭＯＳトランジスタと前記第１のＮチャネルＭ
ＯＳトランジスタがゲートに与えられる入力信号のレベ
ルに応じて相補的に導通制御されて、出力端子に接続さ
れた信号伝送路を含む出力負荷を駆動する半導体集積回
路の出力バッファにおいて、前記第１のＰチャネルＭＯ
Ｓトランジスタおよび第１のＮチャネルＭＯＳトランジ
スタが信号伝送路の特性インピーダンスに等しい出力抵
抗を有し、前記第１のＮチャネルＭＯＳトランジスタと
並列に第２の電源と出力端子との間に接続された信号伝
送路の特性インピーダンスに等しい出力抵抗を持つ第２
のＮチャネルＭＯＳトランジスタと、前記第２のＮチャ
ネルＭＯＳトランジスタのゲートに接続され、第２のＮ
チャネルＭＯＳトランジスタの導通期間を決定するパル
ス発生回路と駆動回路を含む補助制御部を更に設けてい
る。
との間に接続された第１のＰチャネル間Ｏ３）ランジス
タと、第２の電源と出力端子との間に接続された第１の
ＮチャネルＭＯＳトランジスタとを有し、前記第１のＰ
チャネルＭＯＳトランジスタと前記第１のＮチャネルＭ
ＯＳトランジスタがゲートに与えられる入力信号のレベ
ルに応じて相補的に導通制御されて、出力端子に接続さ
れた信号伝送路を含む出力負荷を駆動する半導体集積回
路の出力バッファにおいて、前記第１のＰチャネルＭＯ
Ｓトランジスタおよび第１のＮチャネルＭＯＳトランジ
スタが信号伝送路の特性インピーダンスに等しい出力抵
抗を有し、前記第１のＮチャネルＭＯＳトランジスタと
並列に第２の電源と出力端子との間に接続された信号伝
送路の特性インピーダンスに等しい出力抵抗を持つ第２
のＮチャネルＭＯＳトランジスタと、前記第２のＮチャ
ネルＭＯＳトランジスタのゲートに接続され、第２のＮ
チャネルＭＯＳトランジスタの導通期間を決定するパル
ス発生回路と駆動回路を含む補助制御部を更に設けてい
る。
以下に本発明の実施例を添付の図面に基づ（・て説明す
る。
る。
第１図は本発明の第１の実施例の出力ノクツファの回路
図である。
図である。
第１図において、インダクタンスＬ及び容量Ｃは、特性
インピーダンスｚ０の信号伝送路を等測的に表している
。
インピーダンスｚ０の信号伝送路を等測的に表している
。
電源ＶＤＩＩと接地ＧＮＤとの間には、第１の出力回路
を構成するＰチャネルＭＯＳトランジスタ１１トＮ−Ｆ
−ヤネルＭＯＳトランジスタＮｌｌと力；直列に接続さ
れている。これらのＭＯＳ）ランジスタＰｌ １．Ｎｌ
１は、信号伝送路の特性インピーダンスｚ０と等しい
出力抵抗を有し、その共通接続されたドレインが前記信
号伝送路に接続されて（する。これらのＭＯＳ）ランジ
スタＰＩ １． Ｎｌ １の各ゲートには、インバータ
１１．１２の継続回路からなる駆動回路Ｇｌｌ及びイン
ノ（−夕１３゜１４の継続回路からなる駆動回路Ｇ１２
をそれぞれ介して入力信号Ｉｌｌが与えられている。
を構成するＰチャネルＭＯＳトランジスタ１１トＮ−Ｆ
−ヤネルＭＯＳトランジスタＮｌｌと力；直列に接続さ
れている。これらのＭＯＳ）ランジスタＰｌ １．Ｎｌ
１は、信号伝送路の特性インピーダンスｚ０と等しい
出力抵抗を有し、その共通接続されたドレインが前記信
号伝送路に接続されて（する。これらのＭＯＳ）ランジ
スタＰＩ １． Ｎｌ １の各ゲートには、インバータ
１１．１２の継続回路からなる駆動回路Ｇｌｌ及びイン
ノ（−夕１３゜１４の継続回路からなる駆動回路Ｇ１２
をそれぞれ介して入力信号Ｉｌｌが与えられている。
一方、出力端子０１２と接地ＧＮＤとの間には、第２の
出力回路を構成するＮチャネルＭＯＳ）ランジスタＮ１
２が前記ＮチャネルＭＯＳトランジスタＮＩＬと並列に
接続されている。このＮチャネルＭＯＳ）ランジスタＮ
１２の出力抵抗は前記ＮチャネルＭＯ８Ｉ−ランジスタ
１１と等しく設定されている。
出力回路を構成するＮチャネルＭＯＳ）ランジスタＮ１
２が前記ＮチャネルＭＯＳトランジスタＮＩＬと並列に
接続されている。このＮチャネルＭＯＳ）ランジスタＮ
１２の出力抵抗は前記ＮチャネルＭＯ８Ｉ−ランジスタ
１１と等しく設定されている。
このＮチャネルＭＯＳ）ランジスタＮ１２のゲートには
、入力信号１１１の立ち上がりを変化時のみＮチャネル
ＭＯＳトランジスタＮ１２を導通状態にさせる補助駆動
回路Ｇ１３の出力が供給されている。補助駆動回路Ｇ１
３は、入力信号工１１を反転させるインバータ１５，１
６．１７の継続回路と、その出力と前記入力信号Ｉｌｌ
とを入力とするＮＡＮＤゲー）１８と、その出力を反転
させるインバータ１９とによって構成されている。
、入力信号１１１の立ち上がりを変化時のみＮチャネル
ＭＯＳトランジスタＮ１２を導通状態にさせる補助駆動
回路Ｇ１３の出力が供給されている。補助駆動回路Ｇ１
３は、入力信号工１１を反転させるインバータ１５，１
６．１７の継続回路と、その出力と前記入力信号Ｉｌｌ
とを入力とするＮＡＮＤゲー）１８と、その出力を反転
させるインバータ１９とによって構成されている。
第３図はこの出力バッファの動作を示す波形図である。
入力信号ＩｌｌがＶＤＤレベルからＧＮＤレベルに変化
すると、駆動回路Ｇｌｌ、Ｇ１２を介してＭＯＳ）ラン
ジスタＰＩ １．Ｎｌ １のゲート電位がＧＮＤレベル
に変化するのでＰチャネルＭＯＳトランジスタｐＨがオ
ン、ＮチャネルＭＯＳ）ランジスタＮｉｌがオフとなる
。ＰチャネルＭＯＳトランジスタｐＨにより信号伝送路
が充電され、出力信号は立ち上がるが、ＰチャネルＭＯ
ＳトランジスタｐＨの出力抵抗と信号伝送路のインピー
ダンス整合がとれているため、出力端子０１１でのオー
バーシュートは生じない。
すると、駆動回路Ｇｌｌ、Ｇ１２を介してＭＯＳ）ラン
ジスタＰＩ １．Ｎｌ １のゲート電位がＧＮＤレベル
に変化するのでＰチャネルＭＯＳトランジスタｐＨがオ
ン、ＮチャネルＭＯＳ）ランジスタＮｉｌがオフとなる
。ＰチャネルＭＯＳトランジスタｐＨにより信号伝送路
が充電され、出力信号は立ち上がるが、ＰチャネルＭＯ
ＳトランジスタｐＨの出力抵抗と信号伝送路のインピー
ダンス整合がとれているため、出力端子０１１でのオー
バーシュートは生じない。
一方、入力信号ＩｌｌがＧ Ｎ Ｄ Ｖ ＤＤレベルに
変化すると、駆動回路Ｇｌｌ、Ｇ１２を介してＭＯＳト
ランジスタＰＩ １．Ｎｌ １のゲート電位がＶＤ、）
レベルに変化するのでＰチャネルＭＯＳトランジスタｐ
Ｈがオフ、ＮチャネルＭＯＳ）ランジスタＮＩＬがオン
となる。同時に補助駆動回路Ｇ１３を介してＮチャネル
ＭＯＳ）ランジスタＮ１２のゲート電位がｖつ。レベル
に変化するのでＮチャネルＭＯＳ）ランジスタＮ１２が
オンとなる。これにより、ＮチャネルＭＯＳ）ランジス
タＮ１１゜Ｎ１２により信号伝送路が急速に放電され、
出力信号は速やかに立ち下がる。
変化すると、駆動回路Ｇｌｌ、Ｇ１２を介してＭＯＳト
ランジスタＰＩ １．Ｎｌ １のゲート電位がＶＤ、）
レベルに変化するのでＰチャネルＭＯＳトランジスタｐ
Ｈがオフ、ＮチャネルＭＯＳ）ランジスタＮＩＬがオン
となる。同時に補助駆動回路Ｇ１３を介してＮチャネル
ＭＯＳ）ランジスタＮ１２のゲート電位がｖつ。レベル
に変化するのでＮチャネルＭＯＳ）ランジスタＮ１２が
オンとなる。これにより、ＮチャネルＭＯＳ）ランジス
タＮ１１゜Ｎ１２により信号伝送路が急速に放電され、
出力信号は速やかに立ち下がる。
補助駆動回路Ｇ１３においては、入力信号Ｉｌｌが立ち
上がってからインバータ１５〜１７による信号伝達遅延
時間だけ経た後に、インバータ１７の出力が立ち下がり
、ＮＡＮＤゲートの出力がｖＤＤレベルに反転し、イン
バータ１９の出力はＧＮＤレベルに反転し、Ｎチャネル
ＭＯＳ）ランジスタＮ１２がオフする。
上がってからインバータ１５〜１７による信号伝達遅延
時間だけ経た後に、インバータ１７の出力が立ち下がり
、ＮＡＮＤゲートの出力がｖＤＤレベルに反転し、イン
バータ１９の出力はＧＮＤレベルに反転し、Ｎチャネル
ＭＯＳ）ランジスタＮ１２がオフする。
このように、入力信号が立ち下がった場合、その過渡状
態においては、ＮチャネルＭＯＳ）ランジスタＮｌ １
．Ｎｌ ２の両方がオンし、続いてＮチャネルＭＯＳ）
ランジスタＮ１２がオフとなるので、立ち下がり遅延時
間が立ち上がり遅延時間と同じになり、出力信号０１１
０アンダーシユートが低減できる。
態においては、ＮチャネルＭＯＳ）ランジスタＮｌ １
．Ｎｌ ２の両方がオンし、続いてＮチャネルＭＯＳ）
ランジスタＮ１２がオフとなるので、立ち下がり遅延時
間が立ち上がり遅延時間と同じになり、出力信号０１１
０アンダーシユートが低減できる。
第２図は本発明の第２の実施例の出力バッファの回路図
である。
である。
基本豹な構成は、第１図の回路と同様であるが、この実
施例では、ＰチャネルＭＯＳトランジスタＰ２１を駆動
する駆動回路Ｇ２１が、ＮＯＲゲート２１、インバータ
２０．２２で構成され、ＮチャネルＭＯＳトランジスタ
を駆動する駆動回路Ｇ２２がＮＡＮＤゲート２３、イン
バータ２４で構成されている。そして、これらの駆動回
路には制御信号Ｃ２１が与えられている。
施例では、ＰチャネルＭＯＳトランジスタＰ２１を駆動
する駆動回路Ｇ２１が、ＮＯＲゲート２１、インバータ
２０．２２で構成され、ＮチャネルＭＯＳトランジスタ
を駆動する駆動回路Ｇ２２がＮＡＮＤゲート２３、イン
バータ２４で構成されている。そして、これらの駆動回
路には制御信号Ｃ２１が与えられている。
また、ＮチャネルＭＯＳトランジスタＮ２２を駆動する
補助駆動回路Ｇ２３が３人力ＮＯＲゲート２８、インバ
ータ２５〜２７，２９によって構成され、ＮＡＮＤゲー
ト２８に制御信号Ｃ２１が与えられている。
補助駆動回路Ｇ２３が３人力ＮＯＲゲート２８、インバ
ータ２５〜２７，２９によって構成され、ＮＡＮＤゲー
ト２８に制御信号Ｃ２１が与えられている。
この実施例によれば、制御信号２１がＶＤＤレベルの場
合は前述した第１の実施例と同様の動作をし、制御信号
Ｃ２１がＧＮＤレベルの場合、ＭＯＳトランジスタＰ２
１．Ｎ２１．Ｎ２２は全てオフとなる。
合は前述した第１の実施例と同様の動作をし、制御信号
Ｃ２１がＧＮＤレベルの場合、ＭＯＳトランジスタＰ２
１．Ｎ２１．Ｎ２２は全てオフとなる。
以上説明したように、本発明によれば、信号出力点の立
ち上がり時には、出力トランジスタと信号伝送路のイン
ピーダンス整合がとれており、立ち下がり時には、１／
２の圧力抵抗で駆動し、立ち下がり後は、信号伝送路と
インピーダンスが等しくなるため、出力点におけるオー
ツく−シュートやアンダーシュートが低減でき、高速動
作を得ることができる。
ち上がり時には、出力トランジスタと信号伝送路のイン
ピーダンス整合がとれており、立ち下がり時には、１／
２の圧力抵抗で駆動し、立ち下がり後は、信号伝送路と
インピーダンスが等しくなるため、出力点におけるオー
ツく−シュートやアンダーシュートが低減でき、高速動
作を得ることができる。
第１図は本発明の第１の実施例の出力バッファの回路図
、第２図は本発明の第２の実施例の出力バッファの回路
図、第３図は本発明の動作波形図、第４図は従来の出力
バッファの回路図、第５図は従来の双方向入出力回路用
の出力バッファの回路図、第６図は従来の出力バッファ
の動作波形図である。 １１〜１７，１９，２０，２２，２４．２５〜２７．２
９．４０〜４３．５０，５２，５４・・・・・・インバ
ータ、２１，５１・・・・・・ＮＯＲゲート、１８゜２
３．２８，５３・・・・・・ＮＡＮＤゲート、Ｐｌ １
゜Ｐ２１．Ｐ４１．Ｐ５１・・・・・・ＰチャネルＭＯ
Ｓトランジスタ、Ｎｌ １．Ｎｌ ２．Ｎ２１．Ｎ２２
゜Ｎ４１．Ｎ５１・・・・・・ＮチャネルＭＯＳトラン
ジスタ、Ｇｌｌ、Ｇ１２．Ｇ２１．Ｇ２２．Ｇ４１゜Ｇ
４２．Ｇ５１．Ｇ５２・・・・・・駆動回路、Ｇ１３゜
Ｇ２３・・・・・・補助駆動回路、Ｉｌｌ、Ｉ２１．Ｉ
４１゜Ｉ５１・・・・・・入力信号、０１１，０２１，
０４１゜０５１・・・・・・出力信号、０１２，０２２
，０４１゜０５２・・・・・・出力端子、Ｃ２１，Ｃ５
１・・・・・・制御信号。 代理人 弁理士 内 原 晋 第 酊 亭２ 図 箒 チ 閃
、第２図は本発明の第２の実施例の出力バッファの回路
図、第３図は本発明の動作波形図、第４図は従来の出力
バッファの回路図、第５図は従来の双方向入出力回路用
の出力バッファの回路図、第６図は従来の出力バッファ
の動作波形図である。 １１〜１７，１９，２０，２２，２４．２５〜２７．２
９．４０〜４３．５０，５２，５４・・・・・・インバ
ータ、２１，５１・・・・・・ＮＯＲゲート、１８゜２
３．２８，５３・・・・・・ＮＡＮＤゲート、Ｐｌ １
゜Ｐ２１．Ｐ４１．Ｐ５１・・・・・・ＰチャネルＭＯ
Ｓトランジスタ、Ｎｌ １．Ｎｌ ２．Ｎ２１．Ｎ２２
゜Ｎ４１．Ｎ５１・・・・・・ＮチャネルＭＯＳトラン
ジスタ、Ｇｌｌ、Ｇ１２．Ｇ２１．Ｇ２２．Ｇ４１゜Ｇ
４２．Ｇ５１．Ｇ５２・・・・・・駆動回路、Ｇ１３゜
Ｇ２３・・・・・・補助駆動回路、Ｉｌｌ、Ｉ２１．Ｉ
４１゜Ｉ５１・・・・・・入力信号、０１１，０２１，
０４１゜０５１・・・・・・出力信号、０１２，０２２
，０４１゜０５２・・・・・・出力端子、Ｃ２１，Ｃ５
１・・・・・・制御信号。 代理人 弁理士 内 原 晋 第 酊 亭２ 図 箒 チ 閃
Claims (1)
- 第１の電源と出力端子との間に接続された第１のＰチャ
ネルＭＯＳトランジスタと、第２の電源と出力端子との
間に接続された第１のＮチャネルＭＯＳトランジスタと
を有し、前記第１のＰチャネルＭＯＳトランジスタと前
記第１のＮチャネルＭＯＳトランジスタがゲートに与え
られる入力信号のレベルに応じて相補的に導通制御され
て、出力端子に接続された信号伝送路を含む出力付加を
駆動する半導体集積回路の出力バッファにおいて、前記
第１のＰチャネルＭＯＳトランジスタおよび第１のＮチ
ャネルＭＯＳトランジスタが信号伝送路の特性インピー
ダンスに等しい出力抵抗を有し、前記第１のＮチャネル
ＭＯＳトランジスタと並列に第２の電源と出力端子との
間に接続された信号伝送路の特性インピーダンスに等し
い出力抵抗を持つ第２のＮチャネルＭＯＳトランジスタ
と、前記第２のＮチャネルＭＯＳトランジスタのゲート
に接続され、第２のＮチャネルＭＯＳトランジスタの導
通期間を決定するパルス発生回路と駆動回路を含む補助
制御部を更に設けたことを特徴とする出力バッファ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2278267A JPH04153761A (ja) | 1990-10-17 | 1990-10-17 | 出力バッファ |
| EP91309499A EP0481737B1 (en) | 1990-10-17 | 1991-10-16 | Output buffer for semiconductor integrated circuit |
| DE69121510T DE69121510T2 (de) | 1990-10-17 | 1991-10-16 | Ausgangstrennstufe für einen integrierten Halbleiterschaltkreis |
| US07/777,069 US5216300A (en) | 1990-10-17 | 1991-10-16 | Output buffer for semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2278267A JPH04153761A (ja) | 1990-10-17 | 1990-10-17 | 出力バッファ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04153761A true JPH04153761A (ja) | 1992-05-27 |
Family
ID=17594963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2278267A Pending JPH04153761A (ja) | 1990-10-17 | 1990-10-17 | 出力バッファ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5216300A (ja) |
| EP (1) | EP0481737B1 (ja) |
| JP (1) | JPH04153761A (ja) |
| DE (1) | DE69121510T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011024150A (ja) * | 2009-07-21 | 2011-02-03 | Elpida Memory Inc | 出力ドライバ、出力ドライバを含むメモリ、メモリコントローラ及びメモリシステム |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5345113A (en) * | 1993-05-19 | 1994-09-06 | Unisys Corporation | Control module for reducing ringing in digital signals on a transmission line |
| US5514979A (en) * | 1994-11-28 | 1996-05-07 | Unisys Corporation | Methods and apparatus for dynamically reducing ringing of driver output signal |
| US5896045A (en) * | 1997-05-05 | 1999-04-20 | Siegel; Joshua | Static pulsed cross-coupled level shifter and method therefor |
| US5929680A (en) * | 1997-05-16 | 1999-07-27 | Tritech Microelectronics International Ltd | Short circuit reduced CMOS buffer circuit |
| US6529050B1 (en) * | 2001-08-20 | 2003-03-04 | National Semiconductor Corporation | High-speed clock buffer that has a substantially reduced crowbar current |
| DE10331059B4 (de) * | 2003-07-09 | 2005-08-04 | Siemens Ag | Transceiver |
| US8174291B1 (en) * | 2004-06-24 | 2012-05-08 | Cypress Semiconductor Corporation | Buffer circuit with improved duty cycle distortion and method of using the same |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS583321A (ja) * | 1981-06-29 | 1983-01-10 | Fujitsu Ltd | データバッファ回路 |
| JPS6057724A (ja) * | 1983-09-09 | 1985-04-03 | Hitachi Ltd | 半導体集積回路 |
| JPS63240208A (ja) * | 1987-03-27 | 1988-10-05 | Nec Corp | 出力バツフア回路 |
| JPH0278319A (ja) * | 1988-09-14 | 1990-03-19 | Hitachi Ltd | 半導体集積回路装置 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61112424A (ja) * | 1984-11-06 | 1986-05-30 | Nec Corp | 出力バツフア回路 |
| JPS62220026A (ja) * | 1986-03-20 | 1987-09-28 | Toshiba Corp | 出力バツフア回路 |
| US4697107A (en) * | 1986-07-24 | 1987-09-29 | National Semiconductor Corporation | Four-state I/O control circuit |
| US4785201A (en) * | 1986-12-29 | 1988-11-15 | Integrated Device Technology, Inc. | High speed/high drive CMOS output buffer with inductive bounce suppression |
| US4829199A (en) * | 1987-07-13 | 1989-05-09 | Ncr Corporation | Driver circuit providing load and time adaptive current |
| JPS6481409A (en) * | 1987-09-22 | 1989-03-27 | Nec Corp | Buffer circuit |
| US4855623A (en) * | 1987-11-05 | 1989-08-08 | Texas Instruments Incorporated | Output buffer having programmable drive current |
| US4845388A (en) * | 1988-01-20 | 1989-07-04 | Martin Marietta Corporation | TTL-CMOS input buffer |
| US4825101A (en) * | 1988-02-11 | 1989-04-25 | Advanced Micro Devices, Inc. | Full-level, fast CMOS output buffer |
| JPH0777345B2 (ja) * | 1988-11-04 | 1995-08-16 | 三菱電機株式会社 | 半導体装置 |
| US5008568A (en) * | 1989-01-24 | 1991-04-16 | Integrated Device Technology, Inc. | CMOS output driver |
| US4952818A (en) * | 1989-05-17 | 1990-08-28 | International Business Machines Corporation | Transmission line driver circuits |
| US4961010A (en) * | 1989-05-19 | 1990-10-02 | National Semiconductor Corporation | Output buffer for reducing switching induced noise |
| US5089722A (en) * | 1990-04-02 | 1992-02-18 | Motorola, Inc. | High speed output buffer circuit with overlap current control |
-
1990
- 1990-10-17 JP JP2278267A patent/JPH04153761A/ja active Pending
-
1991
- 1991-10-16 EP EP91309499A patent/EP0481737B1/en not_active Expired - Lifetime
- 1991-10-16 US US07/777,069 patent/US5216300A/en not_active Expired - Fee Related
- 1991-10-16 DE DE69121510T patent/DE69121510T2/de not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS583321A (ja) * | 1981-06-29 | 1983-01-10 | Fujitsu Ltd | データバッファ回路 |
| JPS6057724A (ja) * | 1983-09-09 | 1985-04-03 | Hitachi Ltd | 半導体集積回路 |
| JPS63240208A (ja) * | 1987-03-27 | 1988-10-05 | Nec Corp | 出力バツフア回路 |
| JPH0278319A (ja) * | 1988-09-14 | 1990-03-19 | Hitachi Ltd | 半導体集積回路装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011024150A (ja) * | 2009-07-21 | 2011-02-03 | Elpida Memory Inc | 出力ドライバ、出力ドライバを含むメモリ、メモリコントローラ及びメモリシステム |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69121510T2 (de) | 1997-01-02 |
| EP0481737B1 (en) | 1996-08-21 |
| US5216300A (en) | 1993-06-01 |
| EP0481737A3 (en) | 1993-08-11 |
| DE69121510D1 (de) | 1996-09-26 |
| EP0481737A2 (en) | 1992-04-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5646558A (en) | Plurality of distinct multiplexers that operate as a single multiplexer | |
| US5625303A (en) | Multiplexer having a plurality of internal data paths that operate at different speeds | |
| US5598114A (en) | High speed reduced area multiplexer | |
| JPH04337923A (ja) | 出力バッファ回路 | |
| JP3386602B2 (ja) | 出力回路装置 | |
| US5896044A (en) | Universal logic level shifting circuit and method | |
| US5111064A (en) | Slow ramp high drive output pad | |
| US7843234B2 (en) | Break-before-make predriver and level-shifter | |
| US5880603A (en) | MOS output buffer with overvoltage protection circuitry | |
| JP3248103B2 (ja) | Ｍｏｓトランジスタ出力回路 | |
| JP2674228B2 (ja) | 出力バッファ回路 | |
| KR20040002722A (ko) | 레벨 시프터, 반도체 집적 회로 및 정보 처리 시스템 | |
| JPH04153761A (ja) | 出力バッファ | |
| CN117713795A (zh) | 一种宽电压域电平转换电路 | |
| JPH06224730A (ja) | 出力バッファ回路 | |
| US7999573B2 (en) | Low-voltage-to-high-voltage level converter for digital signals and related integrated circuit, system, and method | |
| US7215152B2 (en) | High performance adaptive load output buffer with fast switching of capacitive loads | |
| JP3077840B2 (ja) | 半導体集積回路の出力バッファ | |
| JPH0537345A (ja) | 半導体出力バツフア回路 | |
| JP2766109B2 (ja) | 出力バッファ | |
| JPH0341818A (ja) | バッファ回路 | |
| JP2982313B2 (ja) | 出力バッファ回路 | |
| JPS62142417A (ja) | 論理回路 | |
| JPH11136108A (ja) | 出力回路 | |
| JPH0297119A (ja) | 半導体装置 |