JPH04153977A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリに係り、特に高Ｓ／Ｎでかつ高集
積化に適した半導体メモリに関する。

〔従来の技術〕

近年半導体メモリの高集積化がますます推し進められて
おり、特に１トランジスタ１キヤパシタメモリセルから
なる半導体メモリではメモリセルを構成する素子数が少
ないため高い集積度が得られている。この高集積半導体
メモリのメモリアレー構成には、アイ・イー・イー、プ
ロシーディング　パート　アイ、第１３０巻、３　（１
９８３年６月）第１２７頁から第１３５頁（ＩＥＥ　Ｐ
ｒｏｃｅｅｄｉｎｇｓ　Ｐａｒｔ　Ｉ。

ｖｏｌ、１３０．　ｎｏ、３．　ｐｐ、１２７−１３５
　（Ｊｕｎｅ　１９８３））に記載されているように、
大きく分けて２つの構成がある。１つは、折返し型デー
タ線（ｆｏｌｄｅｄ　ｄａｔａｌｉｎｅ）方式で、もう
１つは開放型データ線（ｏｐｅｎｄａｔａ　１ｉｎｅ）
方式である。折返し型データ線方式は、対となるデータ
線、すなわちメモリセルから信号が読出されるデータ線
と参照信号が読出されるデータ線とが、近接して配置さ
れるため、同一のワード線からの雑音を対となるデータ
線で相殺することができ、メモリセルからの微小な信号
を高Ｓ／Ｎで読出せ、安定な動作が可能となる。一方開
放型データ線方式では、対となるデータ線が増幅器（セ
ンスアンプ）を挾んで別なメモリアレーに属するため、
メモリアレーで発生する雑音を対となるデータ線で相殺
することが難しく、Ｓ／Ｎの点で上記折返し型データ線
方式より劣る。しかし開放型データ線方式では、メモリ
セルをデータ線とワード線の交点に必ず配置する、いわ
ゆる１交点装置が可能であり、メモリセルの高密度化が
はかれる。例えば、１９８６年アイ・イー・イー・イー
インターナショナル　ソリッド　ステート　サーキソツ
　カンファレンス、ダイジェスト　オブテクニカル　ペ
ーパーズ、第２６８頁から第２６９頁（１９８６ＩＥＥ
Ｅ　ｌ５ＳＣＣＤｉｇ−ｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃ
ａｌ　Ｐａｐｅｒｓ。

ｐｐ、２６８−２６９）などに記載されているようなメ
モリセルは、ワード線とデータ線の交点に溝状にメモリ
セルが構成されているため高密度化が可能である。

〔発明が解決しようとする課題〕

このように折返し型データ線方式では、Ｓ／Ｎの点で優
れるが、ワード線とデータ対線の交点のいずれか一方に
しかメモリセルを配置できないため、メモリセルの高密
度化という点で劣る。一方開放型データ線方式では、１
交点配置が可能であるが、Ｓ／Ｎの点で劣る。これ、ら
の問題を解決したものとして、特公昭５ｇ　−１８７１
５があるが、１トランジスタ１キヤパシタメモリセルを
用いての実現は不可能であった。

本発明は従来のこのような問題点を解決するためになさ
れたものである。すなわち本発明の目的は、１トランジ
スタ１キヤパシタメモリセルを用いて、メモリセルの高
密度化がはかれる１交点配置が可能で、しかも折返し型
データ線方式と同等の高Ｓ／Ｎを可能とするメモリアレ
ーの構成方法を提供することにある。

〔課題を解決するための手段〕

上記目的は、複数のワード線と、これらに交差するごと
く配置された複数のデータ線と、該複数のワード線と該
複数のデータ線の任意の交点に設けられた複数のメモリ
セルと、参照信号を発生するための複数のダミーセルが
接続されたダミーデータ線を上記複数のデータ線に共通
に設け、上記ダミーセルは上記メモリセルと同一の信号
の印加されるワード線に接続し、さらに各データ線及び
ダミーデータ線には信号変換手段を設け、各データ線に
設けた差動信号検出手段に上記信号変換手段の出力と共
通に設けられたダミーデータ線の信号変換手段の出力を
入力、検出することにより達成される。

〔作用〕

選択された１本のワード線に接続された複数のメモリセ
ルから同時に各データ線に信号を読出すとともに、ダミ
ーセルからダミーデータ線に参照信号を読出す。各デー
タ線に読出された信号は各データ線に設けられた信号変
換手段に入力され、データ線に読出された信号に対応し
た出力信号が得られる。同様にダミーデータ線に読出さ
れた参照信号はダミーデータ線に設けられた信号変換手
段に入力され、ダミーデータ線に読出された参照信号に
対応した出力信号が得られる。その後、各データ線毎に
得られた信号変換手段の出力信号は各データ線に設けら
れた差動信号検出手段に入力され、またダミーデータ線
に接続された信号変換手段の出力信号は各データ線に設
けられた差動信号検出手段に共通に入力される。モして
差動信号検出手段によりメモリセルからの信号を共通に
入力された参照信号を用いて検出する。このようにする
ことにより、データ線に読出されるメモリセルからの信
号を、複数のデータ線に共通に設けたダミーデータ線に
読出した参照信号を用いて検出することができる。すな
わち、従来各データ線毎に設けていた対となるデータ線
、すなわち参照信号が読出されるデータ線を複数のデー
タ線に共通に設けることができる。したがってメモリセ
ルをワード線とデータ線の各交点に配置、すなわち１交
点配置とすることができ、メモリセルの高密度化がはか
れる。また共通に設けられたダミーデータ線に接続され
るダミーセルをメモリセルと同一の信号の印加されるワ
ード線に接続することにより、データ線とダミーデータ
線への雑音を相殺することが可能となり、折返し型デー
タ線方式と同等の高Ｓ／Ｎを実現することができる。し
たがって高Ｓ／Ｎでかつ高集積な半導体メモリを実現す
ることができる。

〔実施例〕

以下１本発明を実施例により説明する。

第１図は本発明の第１の実施例で、本発明による半導体
メモリのメモリアレー構成を示す、メモリセルＭＣ（Ｍ
Ｃ工、〜ＭＣ，，）はワード線Ｗ１〜Ｗ、とデータ線ｄ
工〜ｄ、の交点にマトリックス状に配置されている。ま
たメモリセルが接続されたデータ線とは別にダミーセル
（ＤＣ１〜ＤＣ，）だけが接続されたデータ線、すなわ
ちダミーデータ＠ｄｄを複数のデータに共通に設けてい
る。ダミーセルはメモリセルと同一のワード線に接続さ
れる。ここで、ダミーデータ線は、後述するように、デ
ータ線に読出されたメモリセルからの信号を検出する際
の参照信号を読出すためのものであり、読出し動作時の
雑音を相殺するために、寄生容量値などの電気的特性が
データ線とバランスするように構成する必要がある。ま
たダミーセルは、メモリセルに蓄えられたＴｌ　Ｉ　Ｉ
ｔ　　９１０　ｊ＋の情報がメモリセルから読出された
場合のデータ線上の両電圧のほぼ中間レベルをダミーデ
ータ線に出力するようなものを用いる。このダミーデー
タ線とダミーセルの具体的構成例については後で述べる
。

ＴＲ（ＴＲ，〜ＴＲｎ、ＴＲｄ）が信号変換手段で。

各データ線及びダミーデータ線に設けられている。

信号変換手段ＴＲ（ＴＲ，〜ＴＲ，ＴＲ，）は、電圧電
流変換回路ＳＷ２　（ＳＶ４０−８Ｗ２．．５Ｗ２ｄ）
及び電流電圧変換回路ＬＤ（ＬＤ、〜ＬＤｎ、ＬＤ、）
で構成した例を示す。電圧電流変換回路ＳＷ２は２つの
ＭＯＳトランジスタを直列に接続して構成した例を示し
ており、１つのＭＯＳトランジスタのゲートには電圧電
流変換回路５１１２の制御信号ＲＧが印加される。もう
１つのＭＯＳトランジスタのゲートにはデータ線あるい
はダミーデータ線が接続される。電流電圧変換回路ＬＤ
は、電圧電流変換回路ＳＷ２の出力である電流信号を電
圧信号に変換する機能を持ち、抵抗や後述するようにＭ
ＯＳトランジスタで構成することができる。この信号変
換手段によってデータ線あるいはダミーデータ線部の寄
生容量と次に説明する差動信号検出手段部の寄生容量を
分離することができ、１トランジスタ１キヤパシタメモ
リのキャパシタ容量を小さくしても高いＳ／Ｎが得られ
る１）ＳＡ　（ＳＡよ〜Ｓ　Ａ、）は差動信号検出手段
で、データ線ｄ、〜ｄ、のそれぞわに設けられ、差動信
号の入力端子の一方は各データ線毎に設けた信号変換手
段ＴＲ（ＴＲ１〜ＴＲ，、）の出力端子に接続される。

もう一方の入力端子は共通参照信号線Ｃｒを介してダミ
ーデータ線ｄｄに設けた信号変換手段Ｔ　Ｒａの出力端
子に接続される。ｓｗｗ　（ｓｎ１〜ＳＷＷ、）は差動
信号検出手段ＳＡの検出結果を用いてメモリセルに情報
を再書込みするための信号伝達手段で、データ線ｄ工〜
ｄｎのそれぞれに設けられ、制御信号ＷＧにより制御さ
れる。ここでダミーデータ線ｄｄに設けられた信号伝達
手段Ｓ　Ｗ　Ｗ　ａはダミーデータ線とデータ線の電気
的特性をバランスさせるために設けたものである。

本実施例における読出し動作を第２図を参照しながら以
下説明する。まず各データ線ｄ、〜ｄｎ及びダミーデー
タ線ｄｄを予めある電位Ｖｐにプリチャージしておく。

プリチャージの方法は後述する。次に１本のワード線、
例えばＷｌが選択され、これによりこのワード線に接続
されるメモリセルから各データ＠ｄ工〜ｄｎに読出し信
号が同時に現われる。同時にこのワード線に接続される
ダミーセルからダミーデータ線ｄｄに参照信号が読出さ
れる。この参照信号はメモリセルに蓄えられたＩｔ　ｌ
　７１　、　４１　Ｑ　Ｉｔの情報がメモリセルから読
出された場合のデータ線上の両電圧のほぼ中間レベルに
設定される。このように各データ線及びダミーデータ線
に読出された信号及び参照信号は、各信号変換手段Ｔ　
Ｒ（Ｔ　Ｒ，〜Ｔ　Ｒｎ、Ｔ　ＲＪに入力される。その
後各電圧電流変換回ｇｓＷ２の制御信号ＲＧを高電位に
すると、電圧電流変換回路ＳＷ２が動作する。これによ
り、データ線あるいはダミーデータ線上に読出されたメ
モリセルからの信号あるいは参照信号に応じて、各電流
電圧変換回路ＬＤ（ＬＤ１〜ＬＤｏ、ＬＤｄ）から電圧
電流変換回路５Ｗ２（ＳＷ２１〜５Ｗ２ｎ、５Ｗ２ｄ）
を介して接地電位に信号電流ｉ８あるいは参照信号電流
ｌｒが流れる。ここで信号電流ｉｓあるいは参照信号電
流１．は、データ線あるいはダミーデータ線上に読出さ
れた電圧信号に応じて電流値が決まるため、電圧信号が
電流信号に変換されたことになる。このように電流信号
に変換されたメモリセルからの信号及び参照信号は、各
電流電圧変換回路ＬＤ　（ＬＤ、〜ＬＤｎ、ＬＤ、）に
より再び電圧信号に変換され、各差動信号検出手段５Ａ
（ＳＡ１〜ＳＡ、）に入力される。このとき、各データ
線毎に得られる電圧信号ｖ５は各差動信号検出手段ＳＡ
の入力端子の一方に入力される。またダミーデータ線に
設けられた電流電圧変換回路ＬＤｄの出力、すなわち参
照電圧信号Ｖ、は共通参照信号１ｉ　ｃ　ｒを介して差
動信号検出手段ＳＡ　（ＳＡ工〜５Ａｎ）のもう一方の
入力端子に共通に入力される。各差動信号検出手段ＳＡ
　（ＳＡ１〜５Ａｎ）は、このように共通に入力された
参照電圧信号Ｖｒ　を用いて、各データ線から得られた
電圧信号を弁別、検出する。

次に１トランジスタ１キヤパシタメモリセルでは記憶情
報の読出しが破壊的であり、再書込みする必要がある。

そこで、差動信号検出手段ＳＡの検出結果をもとにメモ
リセルへ再書込みする。すなわち信号伝達手段ｓｗｗ　
（ＳＷＷ、　〜５ＷＷｎ）を制御信号ＷＧにより導通状
態にし、各データ線に再書込み情報を伝達する。その結
果メモリセルに再書込み情報が書込まれ、ワード線を非
選択状態にすることにより各メモリセルへの再書込みを
完了する。

以上述べたように、本実施例によれば、データ線に読出
されるメモリセルからの信号を、複数のデータ線に共通
に設けたダミーデータ線に読出した参照信号を用いて検
出することができる。すなわち、従来各データ線毎に設
けていた対となるデータ線、すなわち参照信号が読出さ
れるデータ線を複数のデータ線に共通に設けることがで
きる。

したがってメモリセルをワード線とデータ線の各交点に
配置、すなわち１交点配置とすることができ、メモリセ
ルの高密度化がはかれる。またデータ線及びダミーデー
タ線と差動信号検出手段との接続を信号変換手段を介し
て行うことにより、データ線あるいはダミーデータ線部
の寄生容量と、差動信号検出手段部の寄生容量を分離す
ることが可能となり、メモリセルのキャパシタ容量を小
さくしても高Ｓ／Ｎが得られるので、さらにメモリセル
の高密度化がはかれる。また、信号変換手段によって上
記寄生容量を分離したため、ダミーデータ線を複数のデ
ータ線に共通に設けても、データ線とダミーデータ線の
寄生容量等の電気的特性のバランスを保つことができる
。これに加えて、共通に設けられたダミーデータ線に接
続されるダミーセルをメモリセルと同一の信号の印加さ
れるワード線に接続することにより、データ線とダミー
データ線への雑音を相殺することが可能となる。

したがって折返し型データ線方式と同等の高Ｓ／Ｎな続
出し動作を実現することができる。以上のことから本実
施例により高Ｓ／Ｎでかつ高集積な半導体メモリを実現
することができる。

第３図は本発明の第２の実施例で、第１図に示したメモ
リアレー構成の内、メモリセルＭＣ、ダミーセルＤＣ、
データ線ｄ、ダミーデータ線ｄｄ、電圧電流変換回路Ｓ
Ｗ２及び信号伝達手段ＳＷＷで構成される部分をブロッ
クＢＬＫとし、複数のブロックに共通に差動信号検出手
段ＳＡ及び電流電圧変換回路ＬＤを設けた例である。同
図では２個のブロック（ＢＬＫ−ＢＬＫｒ）に共通に設
けた場合を示している。１つのブロックＢＬＫは、メモ
リセルＭＣ、データ線ｄ、電圧電流変換回路ＳＷ２及び
信号伝達手段ＳＷＷで構成される複数のメモリセルブロ
ックＭＣＡ　（ＭＣＡ１，１〜ＭＣＡ、、ｎなど）と、
ダミーセルＤＣ、ダミーデータ線ｄｄ、電圧電流変換回
路５Ｗ２ｄ及び信号伝達手段５ＷＷａで構成されるダミ
ーセルブロックＤＣＡとで構成される。

第３図に示した実施例の読出し動作は以下の通りである
。まず複数本あるワード線の内の１本。

例えばメモリセルブロックＭＣＡ、、、〜ＭＣＡｎ内の
ワード線Ｗ工が選択され、これによりこのワード線に接
続されるメモリセルからメモリセルブロックＭＣＡ□、
□〜ＭＣＡ□、ｎ内の各データ線（ｄ、ｚなど）に同時
に読出し信号が現われる。同時にこのワード線に接続さ
れるダミーセルからダミーセルブロックＤＣＡ□内のダ
ミーデータ線ｄｄ□に参照信号が読出される。このよう
に各データ線及びダミーデータ線に読出された信号及び
参照信号は、各メモリセルブロックあるいはダミーセル
ブロック内の電圧電流変換回路ＳＷ２あるいは５Ｗ２ｄ
に入力される。その後電圧電流変換回路ＳＷ２及びＳ　
Ｖ／　２　ｍの制御信号ＲＧ、を高電位にすると、デー
タ線上に読出されたメモリセルからの信号あるいはダミ
ーデータ線上に読出された参照信号に応じて、各電流電
圧変換回路ＬＤ（ＬＤ１〜ＬＤｎ、ＬＤ４）から、共通
データ線ｃｄ　（ｃｄ、〜ｃｄ−）と電圧電流変換回路
ＳＷ２あるいは共通ダミーデータ線ｃｄｄと電圧電流変
換回路Ｓ　Ｗ　２　ｍ、を介して接地電位に信号電流ｍ
ｓあるいは参照信号電流ｉ　ｒ　が流れる。これらの電
流は、各電流電圧変換回路ＬＤ　（ＬＤ□〜ＬＤｎ。

ＬＤａ）により再び電圧信号に変換され、各差動信号検
出手段ＳＡ　（ＳＡ工〜Ｓ　Ａ、）に入力される。

このとき、第１図で説明したのと同様に、各データ線毎
に得られる電圧信号ｖ５は各差動信号検出手段ＳＡの入
力端子の一方に入力され、ダミーデータ線から得られる
参照電圧信号Ｖ、は共通参照信号線Ｃｒを介して差動信
号検出手段、５Ａ（ＳＡ１〜ＳＡＩ、）のもう一方の入
力端子に共通に入力され、信号の検出を行う。次に差動
信号検出手段ＳＡの検出結果をもとにメモリセルへ再書
込みする。このとき、電圧電流変換回路ＳＷ２及び各電
流電圧変換回路ＬＤ　（ＬＤ、〜Ｌ　Ｄｎ、　Ｌ　Ｄａ
）は非動作状態である。差動信号検出手段ＳＡより出力
された再書込み情報は、書き込み用信号伝達手段５ＷＤ
（ＳＷＤ、〜５ＷＤｎ）を動作させることにより共通デ
ータ線ｃｄ　（ｃｄ１〜ｃｄｎ）に伝達され、さらにメ
モリセルブロック内の信号伝達手段ＳＷＷに伝達される
。信号伝達手段ＳＷＷは制御信号ＷＧ工により導通状態
にされ、各データ線に再書込み情報を伝達する。その結
果メモリセルに再書込み情報が書込まれ、ワード線を非
選択状態にすることにより各メモリセルへの再書込みを
完了する。

本実施例では、第１図で述べた効果に加え、複数のメモ
リセルブロックで差動信号検出手段及び電流電圧変換回
路を共用できるため、これらの相対的な占有面積を小さ
くすることができる。また本実施例では、データ線と共
通データ線との接続が電圧電流変換回路を介して行われ
るため、これらの寄生容量を信号の読出し時には完全に
分離できる。すなわち差動信号検出手段及び電流電圧変
換回路を共用するために共通データ線を設けても、デー
タ線上に読出されるメモリセルからの信号電圧は共通デ
ータ線の寄生容量に影響されず、高Ｓ／Ｎな読出しが可
能となる。なお共通データ線を設けたことにより、共通
データ線とデータ線との間の結合容量による雑音が心配
されるが、読出し動作時の共通データ線の電圧変動は小
さいため、特に問題とはならない。

第４図は本発明の第３の実施例で、複数のメモリセルブ
ロックＭＣＡに共通に設けられたダミーセルブロックＯ
ＣＡを、複数のメモリセルブロックの間に配置した例を
示す。このように構成することにより、共通ダミーデー
タ線ｃｄｄに接続された電流電圧変換回路Ｌ　Ｄ　ｍか
ら、端に配置された差動信号検出手段ＳＡ（同図ではＳ
Ａｉあるいは５Ａｎ）までの距離を短くでき、その間の
共通参照信号＃Ｉｅｒの長さを第３図で示した実施例に
比べ半分にできる。したがって電流電圧変換回路ＬＤｄ
から差動信号検出手段ＳＡまでの寄生抵抗及び寄生容量
を半分にでき、電流電圧変換回路ＬＤｉから出力された
参照信号が差動信号検出手段ＳＡに入力されるまでの時
間を低減することができる。すなわち読出し動作の高速
化がはかれる。

動作は第３図に示した実施例と同様に行うことができる
。

第５図は本発明の第４の実施例で、差動信号検出手段Ｓ
Ａを共通データ線ｃｄの両端に交互に配置し、差動信号
検出手段ＳＡのレイアウトピッチを緩和した例を示す。

差動信号検出手段ＳＡを共通データ線ｃｄの両端に配置
したため、共通に設けたダミーセルブロックＤＣＡ　（
ＤＣＡ１〜ＯＣＡ　、　）からの参照信号を両端に出力
する必要がある。そこで本実施例では、共通ダミーデー
タ線ｃｄｄの両端に電流電圧変換回路ＬＤｄ□、ＬＤａ
２を設け、ダミーセルブロックＤＣＡ内で変換された参
照信号電流１ｒを電流電圧変換回路Ｌ　Ｄ　ｄ　ｉ、　
ＬＤｄ２の両方に均等に分配し、両端に設けた共通参照
信号線ｃｒ１）Ｃｒ２に参照電圧信号Ｖ、を出力するよ
うにした。このため電流電圧変換回路ＬＤｄ□、ＬＤｄ
２は、参照信号電流ｉｒの半分の電流値すなわちｉｒ／
２から参照電圧信号Ｖ、を出力するように、共通データ
線ｃｄに接続されている電流電圧変換回路ＬＤ　（ＬＤ
工〜ＬＤｎ）に比べ、電流値から電圧値への変換係数が
２倍になるように設定する。これは、例えば、電流電圧
変換回路を抵抗で構成した場合、その抵抗値を２倍にす
ることで可能である。また電流電圧変換回路をＭＯＳ）
−ランジスタで構成した場合、そのチャネル幅を１７２
にすることで可能である。本実施例によれば、差動信号
検出手段及び電流電圧変換回路のレイアウトピッチが緩
和できるため、これらのレイアウトが容易となる。

第６図は本発明の第５の実施例で、第３図に示した実施
例と同様に複数のメモリセルブロックＭＣＡ　（あるい
はダミーセルブロック０ＣＡ）に共通に差動信号検出手
段ＳＡ及び電流電圧変換回路ＬＤを設け、さらに各メモ
リセルブロック阿ＣＡにおいて複数のデータ線ｄ（第６
図では４本のデータ線ｄα〜ｄδ）に共通に１個の電圧
電流変換回路ＳＷ２及び信号伝達手段ＳＷＷを設けた例
である。このために、各データ線と電圧電流変換回路Ｓ
Ｗ２及び信号伝達手段ＳＷＷとの接続をスイッチ手段Ｓ
Ｗを介して行うようにした。同様にダミーセルブロック
ＤＣＡにおいても、複数のダーミーデータ線ｄｄ（ｄｄ
α〜ｄｄδ）に共通に電圧電流変換回路ＳＷ２．及び信
号伝達手段５ＷＷｉを設け、各ダーミーデータ線ｄｄと
電圧電流変換回路５Ｗ２ｄ及び信号伝達手段５ＷＷａと
の接続をスイッチ手段ＳＷａ　を介して行う。このよう
にダミーセルブロックＤＣＡの構成をメモリセルブロッ
クＭＣＡと同じにすることでこれらの電気的特性のバラ
ンスをとることができる。

また第６図に示した実施例では、これまでの実施例で具
体的に示していなかった差動信号検出手段ＳＡ及び電流
電圧変換回路ＬＤについて、ＣＭＯ５で構成した一例を
示した。

第６図に示した実施例では、１本のワード線の選択動作
でメモリセルブロック内の複数のデータ線に同時に読出
される複数のメモリセル信号を、スイッチ手段ＳＷを選
択することで１時系列に電圧電流変換回路ＳＷ２に入力
し、さらにその出力を差動信号検出手段に入力し、メモ
リセル信号を時系列に検出しようとする例である０本実
施例の動作を第７図を用いて説明する。ここでは、各メ
モリセルに高電位が蓄積されている場合を例に説明する
。まず信号ＰＣＤよ及び信号ＧＣ１α〜ＱＣ工δを高電
位にし、スイッチ手段ＳＷ−ＳＷｔを介してプリチャー
ジ回路ＰＤにより、データ線ｄα〜ｄδ及びダミーデー
タ線ｄｄα〜ｄｄδをある電位Ｖｐ（ここではＶ　ｃ　
ｃ　／　２とした。

Ｖｃｃは電源電圧）に予めプリチャージしておく。

また信号ＦＬを高電位にし、共通データ線ｃｄ及び共通
ダミーデータ線ｃｄｄを予め電流電圧変換回路ＬＤ＝Ｌ
Ｄ４によって決まる一定の電圧にしておく。さらに信号
ＰＣＩを低電位１こし、差動信号検出手段ＳＡ内のノー
ドａ、ｂを予めＶｃｃにプリチャージしておく。このよ
うに共通データ線ｃｄ、共通ダミーデータｌｉ　ｃ　ｄ
　ｄを予め一定の電圧にしておくことで、メモリセル信
号及びダミーセル信号の読出しが一定の電圧にしないと
きよりも高速に行うことができる。このような状態で、
１本のワード線、例えばＷ工を選択すると、それに接続
されたメモリセルＭＣから各データ線ｄα〜ｄδにメモ
リセル信号が、ダミーセルＤＣから各ダミーデータ線ｄ
ｄα〜ｄｄδに参照信号が読出される。このときスイッ
チ手段ＳＷ（あるいは５Ｗｄ）を制御する信号ＧＣ工α
〜ＧＣ工δの内。

一つだけ（同図ではＧＣ□α）高電位にしておき、残り
の信号を予め低電位にしておくと、データ線に読出され
たメモリセル信号の内、データ線ｄαに読出された信号
だけ電圧電流変換回路ＳＷ２に伝達される。残りのデー
タ線上に読出されたメモリセル信号はデータ線上に保持
される。同様にダミーデータ線に読出された参照信号の
内、ダミーデータ線ｄｄαに読出された参照信号だけ電
圧電流変換回路ＳＷ２．に伝達され、残りのダミーデ−
タ線上の参照信号はダミーデータ線上に保持される。次
に、信号ＲＧ工を高電位にすると、電圧電流変換回路Ｓ
Ｗ２が動作し、電流電圧変換回路ＬＤから電圧電流変換
回路ＳＷ２を介して接地電位に電流が流れる。この電流
は、電圧電流変換回路ＳＷ２を構成するＭＯＳトランジ
スタのゲートに印加される電圧値、すなわち、電圧電流
変換回路ＳＷ２に入力されたメモリセル信号に応じた電
流値となる。またこの電流は電流電圧変換回路ＬＤを構
成するＭＯＳトランジスタを介して流れるため、そのソ
ース電位、すなわち共通データ線ｃｄの電位が流れる電
流値に応じて変化し、電圧信号として差動信号検出手段
ＳＡに入力される。

このように、データ線ｄαに読出されたメモリセル信号
は、電圧電流変換回路ＳＷ２で電流信号に、さらにこの
電流信号は電流電圧変換回路ＬＤで電圧信号に変換され
、差動信号検出手段ＳＡに入力される。同様に、ダミー
データ線ｄｄαに読出された参照信号は、電圧電流変換
回路５ｗ２ｉで電流信号に変換され、さらに電流電圧変
換回路ＬＤ−で電圧信号に変換され、差動信号検出手段
ＳＡに入力される。その後、信号ＲＤを高電位にすると
、差動信号検出手段ＳＡに入力されたメモリセルからの
信号と参照信号との差に応じ、差動信号検出手段ＳＡ内
のノードａ、ｂの電位に電位差を生じる。そして信号Ｒ
Ｄを低電位に、信号Ｃ３Ｎを高電位にすると、その電位
差は増幅され、メモリセルからの信号を検出することが
できる。

このとき、メモリセルに高電位が蓄積されていると、ノ
ードａは高電位に、ノードｂは低電位になる。

次に、差動信号検出手段ＳＡで検出した結果を用いてデ
ータ線に再書込み情報を書き込む。まず、信号ＲＧ、及
び信号ＦＬを予め低電位にしておき、共通データ線ｃｄ
に再書込み情報を伝達したときに、不要な電流が流れな
いようにしておく。そして信号ＷＤを高電位にし、ノー
ドｂの増幅信号をインバータを介して共通データ線ｃｄ
に伝達する。

さらに信号ＷＧ工を高電位にし、信号伝達手段ＳＷＷ及
びスイッチ手段ＳＷを介してデータ線ｄαに再書込み情
報を書き込む。そして信号ＧＣ１α　を低電位にすると
、再書込み情報はデータ線ｄαに保持される。

以上のように、データ線ｄαに読出されたメモリセル信
号を検出し、再書込み情報をデータ線ｄαに書き込んだ
後、次に別なデータ線上のメモリセル信号を検出する。

その方法は、データ線ｄα上の信号と同様にして行う。

すなわち、信号ＧＣ１β　を高電位にし、データ、ｍａ
ｄβ上のメモリセル信号を電圧電流変換回路ＳＷ２に入
力し、同時にダミーデータ線ｄｄｐ上の参照信号を電圧
電流変換回路Ｓ　Ｗ　２　ｍに入力する。以下、データ
線ｄα上の信号を検出したときと同様の動作を行い、デ
ータ線ｄβ上の信号の検出とデータ線ｄβに再書込み情
報を書き込む。このような動作を繰返し、データ線ｄα
〜ｄδ上の全ての信号を検出し、再書込み情報をデータ
線に書き込む。そして最後にワード線を非選択状態にす
ることで、各メモリセルに再書込み情報が格納され、読
出し動作が完了する。

また各メモリセルから読みだされる情報をチップ外部に
取り呂すには、その情報が差動信号検出手段ＳＡにより
検出された時に取り出す。その方法として１例えば第６
図の実施例に示すように、差動信号検出手段ＳＡ内のノ
ードａ、ｂを、デコーダ（図示せず）の出力信号Ｙ　（
Ｙｎなと）によりオン、オフが制御されるスイッチＹＧ
　（ＹＧイなと）を介して、入出力対線Ｉ１０．Ｉ１０
に接続することにより行うことができる。差動信号検出
手段ＳＡ内のノードａ、ｂに伝達されたメモリセルから
の信号が十分に増幅された後、デコーダの出力信号Ｙイ
を高電位にし、スイッチＹＧｎをオンさせ５人出力対線
Ｉ１０．Ｉ１０に情報を伝達する。その情報は出力回路
を介してチップ外部に読みだされる。一方、チップ外部
からの書き込みは入出力対線Ｉ１０．Ｉ１０に伝達した
書き込み情報を、スイッチＹＧ、を介して差動信号検出
手段ＳＡ内のノードａ、ｂに書き込むことにより行える
。

なお第６図では、１列分のメモリセルブロックしか示し
ていないが、第３図と同様に複数列のメモリセルブロッ
クが設けられる。そしてそれらのメモリセルブロック内
のデータ線にも同時にメモリセル信号が読出され、複数
列のメモリセルブロックに共通に設けられたダミーセル
ブロックＯＣＡからの参照信号を用いて検出される。

さてこれまでダミーデータ線及びダミーセルの構成方法
について具体的に述べなかったが、ここで本実施例に好
適なダミーデータ線及びダミーセルの構成方法について
説明する。第１図で述べたように、ダミーデータ線は、
寄生容量値などの電気的特性がデータ線とバランスする
ように構成する必要がある。またダミーセルとして、メ
モリセルに蓄えられたｌｌｊ＋　、ｔｌＱＴ″の情報が
メモリセルから読出された場合のデータ線上の両型圧の
ほぼ中間レベルをダミーデータ線に出力するようなもの
が必要となる。これを実現する一つの方法として、ダミ
ーセルにメモリセルと同じものを用い、ダミーセル内の
端子には、メモリセル内のＫＬ　Ｉ　ＩＩＩｔ　ＯＩＩ
の情報に対する電圧の中間値の電圧を蓄えておく方法が
ある。この方法について第６図を用いてもう少し詳しく
説明する。

第６図においてダミーセルＤＣをメモリセルＭＣと同じ
もので構成する。そして予めダミーセル内の端子に、情
報ＩＬ　ｌ　ｕ　　　ｔＬ　Ｏ１″の中間の電圧、すな
わちメモリセル内の高電位をＶｃｃ、低電位をＯｖとす
るとＶ　ｃ　ｃ　／　２を蓄えておく　（この方法につ
いては後述する）。この状態でワード線を選択すると、
データ線には情報″１”　７１　Ｑ　ｎに対応した電圧
がメモリセル信号として、ダミーデータ線にはそのほぼ
中間の電圧が参照信号として出力される。その後前述し
たように読出し動作を行う。まず１本のデータ線ｄα上
の信号を検出し、その結果を再書込み情報としてデータ
ｖＡｄαに書き込む。その時、同時にＭＯＳトランジス
タＱ１により共通ダミーデータ線ｃｄｄ、信号伝達手段
５ＷＷｄを介してダミーデータ線ｄｄαに参照信号用の
電圧Ｖｒ　（＝Ｖｃｃ／２）を書き込む。同様に他のデ
ータ線に再書込み情報を書き込む時に、同時にダミーデ
ータ線に参照信号用の電圧を書き込んでいく。全てのデ
ータ線についてこの動作を繰返した後、ワード線を非選
択状態にすると、メモリセルには情報″１”、Ｏ”に対
応した電圧が、ダミーセルにはＶ　ｃ　ｃ　／　２が格
納されることになる。

このように、ダミーセルとしてメモリセルと同じものを
用いると、ダミーデータ線はデータ線と同じ構造となり
、電気的特性をデータ線とバランスさせることができる
。また、ダミーセル内の端子には情報“１”０７１の中
間の電圧が蓄えられているので、ワード線を選択すると
ダミーデータ線には、データ線に出力される情報ｔｚ　
Ｉ　Ｆ＋１１０　ＩＩの電圧の中間レベルを出力するこ
とができる。さらにこの方法では、ダミーセルに蓄えら
れた中間電圧は、メモリセルへの情報の書込みと同時に
行われた後は、次の選択時まで放置される。

すなわちメモリセル内に蓄えられた高電位側の情報と同
様にリーク電流により時間とともに減衰していく。その
ため、メモリセル内の高電位側の情報とダミーセル内の
情報の電位の相対的な上下関係は、従来のダミーセルの
構成法、例えば１９８０年アイ・イー・イー・イー、イ
ンターナショナルソリッド　ステート　サーキッツ　カ
ンファレンス、ダイジェスト　オブ　テクニカル　ペー
パーズ、第２３４頁から第２３５頁（１９８０ＩＥＥＥ
　ＩＳＳＣＣＤｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ
　Ｐａｐｅｒ　Ｓ、　ｐｐ、２３４−２３５）に記載さ
れているような、ダミーセルにダミーセル内の端子を所
望の電位に設定する回路を付加し、プリチャージの期間
その電位に固定しておく方法などに比べ、長時間保持さ
れる。すなわち、高電位側の情報が減衰し低電位側の情
報として誤判定されるまでの時間、つまりデータ保持時
間を長くすることができる。このことは、メモリセルを
リフレッシュする時間間隔を長くできることであり、シ
ステムにとって半導体メモリがリフレッシュ動作を行っ
ている時間を短く、逆に言うと半導体メモリを使用でき
る時間を長くできる。またこのことにより、リフレッシ
ュに要する消費電力を小さくできるため、半導体メモリ
をバッテリーでバックアップするときにバッテリーの持
続時間を長くできるなどの利点がある。

なおダミーデータ線及びダミーセルの構成方裡はこの方
法以外にも種々考えられる。例えば本祷施例で述べた、
データ線をＶ　ｃ　ｃ　／　２にプリチャージする方式
では、プリチャージ電圧を参照信号として用いることが
できる。そこでダミーセルとしてメモリセルと同じ形状
のものを用いるが、タミーセルのトランジスタはワード
線が選択されてもオン状態にならないようにすればよい
。これは例えばダミーセルのトランジスタのチャネル部
にイオンを打込む、あるいはトランジスタのゲート酸化
膜厚を部分的に厚くするなどにより、トランジスタのし
きい値電圧を高くすることで実現できる。この方法でも
、ダミーデータ線とデータ線の電気的特性をバランスさ
せることができる。またこの方法では、プロセス工程が
複雑になるが、前述した方法のようにダミーセル内の端
子を中間電圧に設定する必要がないので、動作の制御が
簡単になる。

さて第６図で示した実施例では、データ線への再書込み
は、データ線に読出された信号が差動信号検出手段で検
出される毎に、その結果を用いてデータ線に再書込み情
報を書込むことで説明した。

しかしデータ線のピッチが小さくなってくると、データ
線間の結合容量による雑音に注意する必要がある。例え
ば第６図において、データ線ｄα上の信号を検出し、デ
ータ線ｄαに再書込み情報を書込むとする。その時デー
タ線ｄβにはまだ増幅されていない信号があるとすると
、データ線ｄαに再書込み情報を書込む時にデータ線ｄ
α、６６間の結合容量によりデータ線ｄβに大きな雑音
を誘起することになり、その結果データ線ｄβ上の信号
を差動信号検出手段により検出するとき誤って検出する
場合がある。

しかしこの問題は、例えばアイ・イー・イー・イー　ト
ランザクション　オン　エレクトロンデバイシズ、第３
７巻、　３　（１９９０年３月）第７３７頁から第７４
３頁（ＩＥＥＥ、■ｒａｎｓ、　ｏｎ　Ｅｌｅｃｔｒ　
ｏｎ　Ｄｅｖｉｃｅｓ。

ＶＯｌ、３７．　ｏｎ、３（Ｍａｒｃｈ１９９０）ｐｐ
、７３７−７４３）に記載されているような、データ線
間を別の導電層でシールドすることによるデータ線間の
結合容量を小さくしたようなメモリセルを用いることに
より回避することができる。

またこのようなデータ線間をシールドされたメモリセル
を用いると、データ線にメモリセルから信号を読出す時
においても、データ線間の結合容量による雑音を低減す
ることができる。この読出し時の雑音については、これ
まで述べてきた実施例についても上記メモリセルを用い
ることにより雑音の低減がはかれる。

以上述べたように、第６図に示した実施例ではダミーデ
ータ線を複数のデータ線で共用する構成となっており、
そのためメモリセルの配置を１交点配置にでき、しかも
読みだし動作ではデータ線折り返し形構成と同様に同一
のワード線がデータ線とダミーデータ線に交差している
ので、高密度化と高Ｓ／Ｎ化が可能となる。しかも複数
のデータ線で、電圧電流変換回路ＳＷ２）信号伝達手段
ＳＷＷ、電流電圧変換回路ＬＤ、差動信号検出手段Ｓ−
Ａを共用しているため、これらの回路のレイアウトピッ
チを緩和することができ、高密度なメモリセルレイアウ
トとの整合性をとりやすい。

なお第６図では、複数のデータ線に共通にプリチャージ
回路ＰＤを設け、これによりスイッチ手段ＳＷを介して
各データ線をプリチャージしたが、各データ線にプリチ
ャージ回路を設けてもよい。

この場合スイッチ手段ＳＷを介する必要がないので、信
号ＧＣ１α〜ＧＣ１δの制御が簡単になる。

以上本発明をいくつかの実施例を示しながら説明してき
たが、本発明は発明の趣旨を逸脱しないかぎりここで述
べた実施例に限定されるものではない。例えば第６図で
は差動信号検出手段ＳＡの具体的−例としてＣＭＯ８で
構成された回路を示したが、これを別な回路構成にして
もよい。本発明の趣旨は、複数のデータ線に共通に設け
たダミーデータ線からの参照信号を、複数のデータ線に
読出された信号の検出に共通に用いることである。

すなわち差動信号検出手段に入力される参照信号は、複
数の差動信号検出手段で共通に用いられる。

したがって、差動信号検出手段として、少なくとも差動
信号検出手段ＳＡに入力された参照信号が、個々の差動
信号検出手段での信号検出時に変化しないような差動信
号検出手段であればよい。また。

第６図では、ＣＭＯ８で構成した回路を示したが、バイ
ポーラあるいはバイポーラと０ＭＯ３で構成した回路と
してもよい。一般にこれらで構成された回路はＣＭＯ８
だけで構成した回路に比べその占有面積が大きくなる傾
向にあるが、バイポーラの特性を活かし、高感度な差動
信号検出が可能になる。

〔発明の効果〕

本発明によればメモリセルの高密度化がはかれるととも
に、高Ｓ／Ｈな読出し動作が可能となる。

したがって高Ｓ／Ｎでかつ高集積な半導体メモリを実現
することができる。

【図面の簡単な説明】

第１図は本発明による半導体メモリのメモリアレー構成
図、第２図は第１図の動作を説明するための動作タイミ
ング図、第３図から第６図は本発明による他の実施例を
示す図、第７図は第６図の動作を説明するための動作タ
イミング図である。 Ｍ　Ｃ！　Ｍ　Ｃｘ　、ｔ　Ｍ　Ｃｍ　ｎ　・・・メモ
リセル、ＤＣ。 ＤＣ□、ＤＣ，・・・ダミーセル、Ｗｌ、Ｗ、・・ワー
ド線、ｄｌ、　ｄｎ・・・データ線、ｄｄ・・・ダミー
データ線、Ｔ　Ｒ□、　Ｔ　Ｒｎ、　Ｔ　Ｒｄ−信号変
換手段、ＳＷ２□。 ＳＷ２□、５Ｗ２ｄ・・電圧電流変換手段、ＬＤｌ。 Ｌ　Ｄｎ、　Ｌ　Ｄｄ”・電流電圧変換手段、ＳＷＷ、
。 ｓｗｗ、、ｓｗｗ、ｔ＝・＝信号伝達手段、ＳＡ１．Ｓ
Ａ、。 Ｓ　Ａ　ａ・・・差動信号検出手段、ＣｄｌＨＣｄｎ・
・・共通データ線、ｃｄｄ・・・共通ダミーデータ線。 　　　−ｍ−・く代理人　弁理士　小川勝男Ｖ、・・ 第１図 第２図 ｄｄ Ｖ。 第３図 第４図 第５図 ＲＧ＋ Ｇ 第７図 ｍ３で丁−］”ｍＴ

Claims (1)

1. 【特許請求の範囲】 １）複数のワード線と、これらに交差するごとく配置さ
   れた複数のデータ線と、上記複数のワード線と上記複数
   のデータ線の任意の交点に設けられた１つのトランジス
   タと１つのキャパシタのみからなるメモリセルと、上記
   複数のデータ線に共通に設けられたダミーデータ線と、
   上記複数のワード線とダミーデータ線の任意の交点に設
   けられた、参照信号を発生するための複数のダミーセル
   と、上記複数のデータ線及びダミーデータ線にそれぞれ
   電気的に接続された信号変換手段と、上記複数のデータ
   線のそれぞれに設けられた差動信号検出手段とを有し、
   上記各データ線に設けられた差動信号検出手段には上記
   各データ線に設けられた信号変換手段の出力と上記ダミ
   ーデータ線に設けられた信号変換手段の出力が入力され
   ることを特徴とする半導体メモリ。 ２）特許請求の範囲第１項記載の半導体メモリにおいて
   、上記ダミーデータ線は上記データ線の間に配置される
   ことを特徴とする半導体メモリ。 ３）特許請求の範囲第１項乃至第２項のいずれかに記載
   の半導体メモリにおいて、上記信号変換手段及び上記差
   動信号検出手段は、任意の隣あう上記データ線の両端に
   交互に配置されることを特徴とする半導体メモリ。 ４）特許請求の範囲第３項記載の半導体メモリにおいて
   、上記ダミーデータ線に設けられた信号変換手段は上記
   ダミーデータ線の両端に配置されることを特徴とする半
   導体メモリ。 ５）特許請求の範囲第１項乃至第４項のいずれかに記載
   の半導体メモリにおいて、上記信号変換手段は電圧電流
   変換回路と電流電圧変換回路からなることを特徴とする
   半導体メモリ。 ６）複数のワード線と、これらに交差するごとく配置さ
   れた複数のデータ線と、上記複数のワード線と上記複数
   のデータ線の任意の交点に設けられた１つのトランジス
   タと１つのキャパシタのみからなるメモリセルと、上記
   複数のデータ線に共通に設けられたダミーデータ線と、
   上記複数のワード線とダミーデータ線の任意の交点に設
   けられた参照信号を発生するためのダミーセルと、上記
   複数のデータ線及びダミーデータ線にそれぞれ接続され
   た電圧電流変換回路とを有するブロックと、上記ブロッ
   クを複数個有し、さらにそれぞれ対応する電圧電流変換
   回路を接続するための複数の共通データ線及び共通ダミ
   ーデータ線と、上記複数の共通データ線及び共通ダミー
   データ線にそれぞれ接続された電流電圧変換回路と、上
   記複数の共通データ線のそれぞれに設けられた差動信号
   検出手段とを有し、上記各共通データ線に設けられた差
   動信号検出手段には上記各共通データ線に設けられた電
   流電圧変換回路の出力と上記共通ダミーデータ線に設け
   られた電流電圧変換回路の出力が入力されることを特徴
   とする半導体メモリ。 ７）特許請求の範囲第６項記載の半導体メモリにおいて
   、上記電圧電流変換回路は複数のデータ線あるいは複数
   のダミーデータ線に共通に設けられ、上記電圧電流変換
   回路と上記複数のデータ線あるいは複数のダミーデータ
   線の各々と接続するためのスイッチ手段を有することを
   特徴とする半導体メモリ。 ８）特許請求の範囲第６項乃至第７項のいずれかに記載
   の半導体メモリにおいて、上記共通ダミーデータ線は上
   記共通データ線の間に配置されることを特徴とする半導
   体メモリ。 ９）特許請求の範囲第６項乃至第８項のいずれかに記載
   の半導体メモリにおいて、上記電流電圧変換回路及び上
   記差動信号検出手段は、任意の隣あう上記共通データ線
   の両端に交互に配置されることを特徴とする半導体メモ
   リ。 １０）特許請求の範囲第９項記載の半導体メモリにおい
   て、上記共通ダミーデータ線に設けられた電流電圧変換
   回路は上記共通ダミーデータ線の両端に配置されること
   を特徴とする半導体メモリ。 １１）特許請求の範囲第１項乃至第１０項のいずれかに
   記載の半導体メモリにおいて、メモリセルのトランジス
   タの一方の不純物添加領域に接する電極が上記トランジ
   スタ及びデータ線の上まで延びており、上記不純物添加
   領域に接する電極がその上に設けられた絶縁膜及びさら
   にその上に設けられた導電性電極とともにメモリセルの
   キャパシタを形成することを特徴とする半導体メモリ。