JPS6028143B2 - 一素子形電界効果トランジスタ・ランダム・アクセス・メモリ - Google Patents

Description

【発明の詳細な説明】 この発明は改良された一素子形電界効果トランジスタ・
ランダム・アクセス・メモリに関する。

多数の一素子形電界効果トランジスタ（ＦＥＴ）記憶セ
ルを持つ集積回路電子メモリの配列が当該技術において
よく知られている。

このような記憶セルの配列は米国特許第３３８７２８６
号において最初に提案された。ひき続いて多くの改良が
主として製造方法、配列技術及び周辺回路においてなさ
れている。周知の半導体集積回路製造方法として、セル
フアライン・シリコンゲート・プロセスがある。

このＦＥＴ製造方法において、シリコンゲート領域（普
通はポリシリコン）はドープされたソース及びドレィン
領域の形成に先立って形成される。ソース及びドレィン
領域はイオン注入及び拡散の両方の工程により形成され
ることが知られており、これら領域はゲートがマスクと
して使用されることによりゲート領域に自己整合する。
ポＩＪシリコン工程であるこのシリコンゲート技術は、
ポリシリコン導体の層の数により特徴づけられる。即ち
、シングル・ボリシリコン（ＳＰＳ）、ダブル・ポリシ
リコン（Ｄ塔）及びトリプル・ポリシリコン（ＴＰＳ）
等の工程がある。このシリコンゲート技術の初期の段階
に於てはビット線を、一素子ＦＥＴ記憶セルのソース又
はドレィン領域が形成されるのと同じ領域に長く延在す
るＮ十にドーブされた領域として形成することが普通の
技術であった。ＦＥＴにおいては、ドレィン及びソース
領域は交換可能であり、印加されたバイアス電圧に依存
する。ビット線は、キャパシタから遠い側のドープ領域
と電気的に一体化（例えば結合）されている。このよう
にドープされたビット線の長さに沿って分布する容量は
比較的に大きく、センス増幅器の入力の信号の強さが転
送率（ｔ協ｎｓｆｅｒｒａｔｉｏ：記憶セル容量ノビッ
ト線容量）の関数であるため、大きなビット線容量はセ
ンス増幅器への有用な入力信号を減少させる傾向がある
。転送率を改善するため、記憶セルの記憶キャパシタの
大きさを大きくすることがきる。このような記憶キャパ
シタにより占められる付加的な面積は、半導体チップの
与えられた大きさに載せることのできる記憶セルの数を
減少させるため好ましくない。さらに、ドープされたビ
ット線は有限の抵抗値を持ち、この抵抗値が記憶キャパ
シタを含くむ種々のキャパシタンスと共に記憶キャパシ
タを出入して転送されるパルスの立上り時間に悪影響を
与える。したがって、記憶キヤパシタを大きくすると記
憶セルの動作が遅くなる。このため、現在ではビット線
は普通、シリコン表面上の金属導体により形成される。

このような配列の１つの例が米国特許第４３１９３４２
号１こ示されている。他の配列が１．Ｅ．Ｅ．Ｅ．Ｊ．
Ｓｏｌｉｄ一ＳｔａｔｅＣｉｒｃｕｉｔｓＳＣ−１１，
ｐｐ．５５一５９０，１９７８ＥＩＯ月のキョオ ィト
ゥ等による“高速１舷ビットＮＭＯＳランダム・アクセ
ス・メモリ”に示されている。同じく米国特許第４０４
４錨び号に、ビット線（データ線）及びワード線が半導
体表面上に置かれた配列が示されている。この特許には
またダミー・セル（ｄｍｍｍｙｃｅｌｌ）と折返された
ビット線（ｆｏｌｄｅｄｂｉｔｌｉｎｅ）として知られ
ている一素子記憶セルの有利な配列が記憶されている。
折り返されたビット線の技術はビット線の“ピッチ”が
センス増幅器の“ピッチ”と合い、半導体面積を節約す
る。この特許の第３図に示されるように、列に沿った記
憶セルは交互に真のビット線Ｄｏ及び補のビット線Ｄｏ
に接続されている。ワード線の１つが選択されている時
はいつでもダミー・ワード線の１つが２つのダミー・ビ
ットの１つを選択している。選択されたダミー・ビット
は、何時も選択された記憶セルに接続されたビット線と
は反対側のビット線に接続されているダミー・ビットで
ある。この方法では、差動信号がセンス増幅器に与えら
れる。この米国特許第４０４４３４び号は多くの欠点を
有している。

例えば、第５ｂ図に示されているセルは、金属ビット線
ＤＩ及びドープ領域４００，４１０との間に好ましくな
い容量結合を持っている。また、この配列は各６４ビッ
トに対し１つのセンス増幅器を必要とするように見える
。転送率を悪くすることなくビットノセンス増幅器の比
率を増すことについては、何ら記載されていない。この
発明の第１の目的は、シングル・ポリシリコン（ＳＰＳ
）技術を用いて改良された一素子記憶セルの配列を提供
することである。この発明の他の目的は、一素子記憶セ
ルの差動信号出力を改良することである。

この発明の別の目的は、配列中の記憶セルを検出するの
に必要なセンス増幅器の数を最小にすることである。

これらの目的や他の目的及びこの発明の長所は、以下の
構成により達成される。

普通ランダム・アクセス・メモリ配列中の各セルは、電
界効果トランジスタ（ＦＥＴ）と記憶キャパシタを有し
、相補的なビット線対がセルの列に沿って交互にセルに
電気的に接続され、ＦＥＴはゲード電極がワード線に接
続されていてチャネル領域を介して２進値情報を記憶キ
ヤパシタとビット線との間に出入りさせて議出し又は書
込みを行うようになっている。本発明においては、各セ
ルとビット線対の内のそのセルと電気的に接続されてい
ない方のビット線とが容量結合で結合されていて、これ
により記憶キャパシタから読出される又は記億キャパシ
タに書込まれる電気信号を増大させる。さらに本発明に
おいては、センス増幅器とダミーセルとがセルの各列の
真中附近に設けられていて、列の内のどちらか半分又は
全部と選択的に切離すことができるようになっており、
これによりビット／センス増幅器の比率を増大させる。
以下この発明を図示の一実施例に基づいて詳細に説明す
る。

第１図はこの実施例によりメモリ配列の一部を図式的に
示す回路図である。

この図中には８つの記憶セルが４行のワード線と２列の
ビット線と共に示されている。実際には半導体チップは
６４０００の記憶セルを一つの半導体チップ上に持って
おり、さらに２５６０００又はそれ以上の記憶セルをこ
の発明の実施例によって半導体チップ上に設けることも
考慮される。このようなメモリ・チップはクロツク・ジ
エネレータ、アドレス・バッファ、デコーダ、センス増
幅器、ラツチなどの周辺回路もんでいる。さらに第１図
を参照すると、このような記息セルの列は普通、ビット
線の一対ＢＬＩ及びＢＬＩ又はＢＬ２及びＢＬ２などに
接続されている。

また、行の各セルはワード線ＷＬ１，ＷＬ２，ＷＬ３は
ＷＬ４に接続されている。行の各セルはさらにプレード
線Ｐに接続されている。各セルはＦＥＴＴＩＯ等の移送
素子（ＦＥＴは後述の記憶キャパシタ内に２進値情報を
出入りさせるのでこの様に称する）と、ＣＳＴＩＯ等の
附随の記憶キャパシタを持っている。ＦＥＴＴＩ０は典
型的にソース及びドレィンを形成する２つのドープされ
た領域を持っている。電界効果トランジスタ（ＦＥＴ）
では印加される動作電圧によりソース及びドレィン領域
は交換可能である。ドープされた領域の１つはビット線
接点を経てビット線ＢＬＩに電気的に接続されている。
他のドープされた領域に記憶キャパシタＣＳＴＩＯの１
つのプレートに電気的に接続されていて、記憶ノードＳ
ＮＩＯを形成している。記憶キャパシタＣＳＴＩＯの他
のブレードはプレード線Ｐに接続されている。全プレー
ト線は一諸に最も高い電力供給電圧ＶＤＤに接続するこ
とができる。一素子記憶セルを形成する移送素子ＴＩＯ
及び記憶キャパシタＣＳＴＩＯの基本要素に加えて、他
の容量も存在する。

例えば、各セルは記憶ノードと基板との間に容量を持っ
ている。現在述べられているセルにおいては、これはキ
ヤパシタＣＳＸＩＯ‘こより示されており、基板は端子
ＶＳＸと示されている。また、ビット線ＢＬＩとセルと
の間には金属−拡散容量があり、キャパシタＣＭＤＩ
Ｏで示されている。このキヤパシタＣＭＤＩＯは以下に
詳述するようにこの発明の重要な特徴である。他の７つ
の記憶セルの各々の構造は、移送素子ＴＩＯ及び記憶キ
ヤバシタＣＳＴＩＯを含むセルと同一である。

例えば、ビット線ＢＬＩ及びＢＬＩを含む列に沿う次の
セルは、移送素子Ｔ２０及び記憶キャパシタＣＳＴ２０
を含んでいる。しかし、キヤバシタＣＭＤ２０はビット
線ＢＬＩに接続されており、一方転送素子Ｔ２０‘こ対
するビット線接点はビット線ＢＬＩに接続されている。
この配置は移送素子ＴＩＯとキャバシタＣＭＤＩＯの配
陣とは逆である。ビット線ＢＬＩ及びＢＬＩを持つコラ
ムに沿った次のセルは、移送素子Ｔ３０のビット線接点
がビット線ＢＬＩに接続されており、キヤバシタＣＭＤ
３０がＢＬＩに接続されている。次のセルは、移送素子
Ｔ４０のビット線接点がＢＬＩに後続されており、容量
ＣＭＤ４０はＢＬＩに接続されている。各セルの移送素
子のゲートは、それに附随したワード線に接続されてい
る。各セルにおける相当する回路要素は相当する参照記
号により対応づけられている。ひき続く列及び行は同様
に配列されている。

例えば、ビット線ＢＬ２及びＢＬ２を含くむ列において
、もし移送素子Ｔ１２のビット線接点が図示のようにＢ
Ｌ２に接続されていると、キャパシ夕ＣＭＤ１２はＢＬ
２に接続される。次の移送素子Ｔ２２のビット線接点が
ＢＬ２に接続されており、一方キャパシタＣＭＤはＢ配
すに接続されている。このパターンはビット線ＢＬ２／
ＢＬ２を含くむコラム内の移送素子Ｔ３２又はＴ４２と
、相当する同様のキャパシタとを有するセルに対して繰
り返えされる。そして、このパターンは配列に沿った他
の行及び列に続く。次に第２図を参照すると、記憶セル
の部分断面図が示されている。

この断面図に示されているセルの部分は周知のシングル
・ポリシリコン工程によって製造されている。最初に、
窪んだ酸化分離部（ＲＯＸ）が形成される。普通、この
ＲＯＸの下部にＰ＋チャネル・ストップ拡散（図示せず
）が設けられる。ゲート酸化層の被着後、ポリシリコン
層が全面彼着される。全面被着されたポリシリコン層は
選択的にエッチングされ、第２図に示されるワード線Ｗ
Ｌ１、ワード線ＷＬ２、プレート領域Ｐの電気的に分離
された領域を画定する。次に、金属ビット線ＢＬＩが置
かれる別の絶縁層ＯＸが被着される。この絶縁層は普通
二酸化シリコンであり、第２図に於ては全ての絶縁体は
酸化物と総称する。基板は普通、Ｐ型材料であり、ボリ
シリコン層をマスクとして使用してＮ＋にドープされた
領域がイオン注入、拡散又は両方により形成される。ビ
ット線に対するＮ＋接点領域の場合、窪んだ酸化層の間
に境界のない接点（めｒｄｅｒｌｅｓｓｃｏｎｔａｃｔ
）が形成される。このような境界のない接点は周知であ
り、例えば米国特許第４３１９３４２号に記載されてい
る。第２図の断面は実質的にワード線ＷＬ２とビット線
ＢＬＩとに接続された第１図のセルを示している。

相当する要素は相当する参照記号により表示されている
。特に基板容量ＣＳＸ２０は記憶キャパシタＣＳＴ２０
の両側のドープされた領域から基板に延びていることに
注意すべきである。基板端子ＶＳＸは負の基板電圧、例
えば一２乃至一３ボルトに接続されている。記憶キヤパ
シタのプレートＰは普通ＶＤＤに接続されている。プレ
ートの下の領域にＮ型のキャリアを引き付け、これによ
りキャパシタを形成している。なお、プレート領域はＶ
ＤＤより僅かに低い電圧に接続されてもよい。プレート
の下の領域を特別に調整するために基板内に不純物を注
入することが知られている。いずれにせよ、たとえプレ
−トと基板が異なるＤＣ電圧に接続されていても、これ
らは効果的にＡＣ接地されており、累積的に記憶キヤパ
シタの容量値に寄与している。ビット線とドープされた
領域との間のキャパシタＣＭＤ２０が、効果的に用いら
れていることがこの発明の独特な点である。第１図に於
て単一のキャバシタとして示されたＣＭＤ２川ま実際に
はプレートの両側のドープされた領域とビット線との間
に存在する２つの容量の和である。

このキヤパシタＣＭＤ２０は周知のミラー効果（Ｍｍｅ
ｒｅｆにｃｔ）により効果的に用いられている。このこ
とは例でよく理解できる。今、記憶セルは記憶キャパシ
タＣＳＴ２０が琴ボルト等の低電位を基板側の容量性プ
レ−トの記憶／ードに蓄積するように設定されていると
仮定する。この低電位状態は普通雰ボルトであり、一方
、プレートは大よそ８．５ボルトのＶＤＤに保たれてい
る。ビット線ＢＬＩ及びＢＬＩは８．５ボルトの高電圧
に予め充電される。従って、ワード線ＷＬ２が高レベル
される時、電流がＢＬＩからＴ２０のチャネルを通って
記憶キヤパシタＣＳＴ２０内に流れ、そして両側の２つ
のＮ＋にドープされた領域へ流れる。これは記憶ノード
の電圧及び拡散されたＮ＋領域の電圧を増加させる。こ
の増加した電位はキヤパシタＣＭＤ２川こよりビット線
ＢＬＩに結合され、これによりＢＬＩの電圧を増加させ
る。ＢＬＩから記憶／−ドに流入する電流はＢＬＩの電
位の低下を特たちす。後述からより明らかとなるように
、セルの状態がＢＬＩとＢＬＩとの間の電位の差により
検出されるため、ＢＬＩの電位が減少し、一方ＢＬＩの
電位が増加することは大きな電位差を生じ検出を容易に
する。第３図を参照すると、第２図に断面で示されてい
るメモリ配列の概略的な平面図が示されている。

この平面図において、各セルのビット線接点ＣＯは列内
の相補的なビット線へずらされていることがすぐ理解さ
れる。切断線２はこの平面図のこの部分の断面が第２図
に示されていることを示す。ビット線ＢＬＩがＴ２０と
ＣＳＴ２０の上に位置しているけれども、それが接続す
る接点はＴＩＯの接点領域である。同様に、ビット線Ｂ
ＬＩは移送素子ＴＩＯと容量ＣＳＴＩＯの上を走ってい
るけれどもＴ２０の接点領域と接続している。この様に
ずらされた接点は前述のミラー効果を有利に使用するこ
とができる。このミラー効果は従来のようにセルがそれ
と接続するのを同じビット線の下方に配置される場合は
不利益を持たらす。第３図に示す図は、転送素子ＴＩ０
，Ｔ１２，Ｔ２０及びＴ２２を有するセルを含んだ第１
図の回路図に相当する平面図である。同じような接続パ
ターンが多数の素子にわたって存在しているビット線接
点ＣＯが真および補のビット線ＢＬＩ及びＢＬＩ又はＢ
Ｌ２及びＢＬ２上に交互に配されていて、各コラムに附
随したこのビット線の内の他方側にある転送素子と後続
している。第４図は、一列に１２８セルを含んだ回路図
が示されている。

この列は、第１図に関して前述したようにセルに接続さ
れた一対の相補的なビット線ＢＬＩ及びＢＬＩを有する
。従って、セル１は移送素子ＴＩＯの接点領域がビット
線ＢＬＩに接続されており、移送素子ＴＩＯのゲート領
域がワ−ド線ＷＬＩに接続されている。記憶キャパシタ
ＣＳＴＩＯは端子ＶＤＤに接続されている。第１図と同
様に、基板容量ＣＳＸＩＯは端子ＶＳＸに接続されてお
り、一方、金属−拡散容量ＣＭＤＩＯはＢＬＩに接続さ
れている。同様にセル２は移送素子Ｔ２０、記憶キャパ
シタＣＳＴ２０、基板容量ＣＳＸ２０及び金属−拡散容
量ＣＭＤ２０を有し、これらは全て第１図と同じ接続関
係を持っている。各列のビット線は、入力／出力端子１
０及び１０を経てデータを受け又は出力する。この列内
のデータがアクセスされる時、ビット・スイッチ端子斑
は電界効果トランジスター０及び１２を導適状態にする
。この列内の選ばれたセルの内容はトランジスタ１４，
１６，１８及び２０を含むセンス増幅器により検出され
る。このセンス増幅器は従来より周知な２スロープ・セ
ンス増幅器であり、トランジスタ１４及び１６の共通な
ソース・ノードは、これらのトランジスタの内の一方又
は他方がより多く導適状態になるようにそれらの各々の
ゲート電極が条件づけられている時に浮かされている。
そして、比較的小さな素子であるトランジスター８の端
子Ｓはにセンス信号Ｓ伍が加えられると共通なソース・
ノードの電位が下がり始め、ひき続いて、端子ＳＬＦの
信号が比較的大きな素子であるトランジスタ２０を導適
状態にし、素早くこのラッチング・センス増幅器のセッ
トを完了する。トランジスタ１４，１６，１８及び２０
のこの配列は普通１０端子の図示しない側にさらに別の
ラッチング・センス増幅器があるため、時々前暦増幅器
と称される。前述した様に、一素子記憶セルから与えら
れる信号は非常に小さく、転送率（記憶セル容量／ビッ
ト線容量）の関数である。

この転送率を最大にするため、この発明のセンス増幅器
は検出されている列の半分にのみしか一時に接続されな
い。列の検出されていない部分を隔離するために、隔離
手段としての隔離トランジスタ２２，２４，２６及び２
８が設けられる。列の上半分（セル１から６４まで）を
隔離するために、トランジスタ２２及び２４が遮断され
る。列の下半分（セル６５から１２８まで）を隔離する
ため、トランジスタ２６及び２８が遮断される。隔離ト
ランジスタのゲート電極は端子Ｍ山に接続されるマルチ
プレクサ左信号入力により制御される。

端子Ｍ比の信号はキャパシ夕ＣＩ Ｏを経てトランジス
タ２２及び２４のゲート電極に接続されている。電界効
果トランジスタ回路において用いられる周知のプートス
トラツプ技術により、キヤパシタＣＩＯはＶＤＤよりず
っと高い信号がトランジスタ２２及び２４のゲート電極
に加えられることを可能にしている。トランジスタ２２
及び２４のゲート電極がＶＤＤより２闘値以上に上らな
いように、トランジスタ３０及び３２がＶＤＤへクラン
クピン・トランジスタとして設けられている。また、ト
ランジスタ２２及び２４のゲートの低レベルがＶＤＤよ
り１闘値以下に下がらないようにするため、クランクピ
ン・トランジスタ３４が設けられている。列の下半分は
同様に配列されている端子Ｍ旧のマルチプレクサ信号が
キヤパシタＣ２０によりトランジスタ２６及び２８のゲ
ートにブートストラツプされている。ダイオード接続さ
れた直列のトランジスタ３６及び３８は高レベルがＶＤ
Ｄより２闘値以上に上らないようにしている。一方、ク
ランピング・トランジスタ４０は低レベルがＶＤＤのよ
り１闘値以下に下らないようにしている。列の相補的な
ビット線の一対を差動的に検出することの利点は、検出
されるトランジスタが接続されているビット線とは反対
側のビット線に接続されたダミー・セルを用いることに
より得られる。

従って、トランジスタ４２と記憶キャパシタ３０とを有
するダミーセルは、ワード線ＷＬＩによりセル１が選択
された時に使用される。同様に、トランジスタ４４とキ
ヤパシ夕Ｃ４０とを含むダミーセルはセルセル２がアク
セスされる時に用いられる。従って、ワード線ＷＬＩが
トランジスタＴＩＯをアクセスする時、ダミー・ワード
線ＤＷＬＩはトランジスタ４２をアクセスする。ワード
線ＷＬ２がトランジスタＴ２０をアクセスする時、ダミ
ー・ワード線ＤＷＬ２はトランジスタ４４をアクセスす
る。このようにして、奇数／偶数テコーダ（図示せず）
によりダミー・ワード線ＤＷＬＩは奇数ワード線といっ
ても関連して活性化され、一方、ダミー・ワード線ＤＷ
Ｌ２は偶数ワード線が選択される時はいつも活性化され
る。電界効果トランジスタ４６は均一化素子であり、キ
ャパシタＣ３０又はＣ４０の１つの２進値１のレベルに
充電され、一方これら２つのキャパシタの内の他の１つ
が２進値零しベルに充電された後、ダミーセル内の２つ
のキヤパシタＣ３０又はＣ４０の電荷を等しくするもの
である。この発明のもう１つの特徴点は、３つの上述し
た電界効果トランジスタと２つの記憶キヤパシタとを含
む単一のダミー・セルー１２８記憶セルの列全体が使用
することができることである。これは隔離トランジスタ
２２，２４，２６及び２８により可能となることである
。第４図に示される実施例は真及び補のビット線を前も
って充電し等しくする手段を有する。

電界効果トランジスタ４８及び５０が直列にビット線Ｂ
ＬＩ及びＢＬＩの間に接続されていてそれらの接続中点
がＶＤＤに接続されている。ターミナルＲに加えられる
前充電パルスがセル１乃至６４に接続された相補的なビ
ット線の各々にＶＤＤの電位を加える。電界効果トラン
ジスタ５２及び５４が同様に接続されていてセル６５乃
至１２８に接続された相補的なビット線対に同様な役割
を行う。最後に、電界効果トランジスタ５６が相補的な
ビット線対の間に接続されていて、トランジスタ５６の
ゲート電極ＥＱに平等化パルスが表れることにより、２
つの相補的なビット線の電位を正確に等しくする。次に
作用を説明する。

第４図に加えて第１図の記憶セル及び第５図の波形図を
参照しながらこのメモリ配列の作用を説明する。

第５図の波形図は第４図の種々の相当する記号の端子に
加えられる波形を描いている。これらの波形を指示され
た時間に与える実際のデコーダ及びドライバーは当業者
に周知であるので図示しない。第５図の波形図に示され
るように、回復パルスＲが初めに高くなり、そして端子
Ｒにおいてこのパルスを受けたトランジスタ４８，５０
，５２及び５４が導適状態になる。

また、端子ＥＱに平等化パルスＥＱを受けたトランジス
タ５６も導適状態になる。回復パルスＲは平等化パルス
ＥＱの少し前で終る、これは棺桶的なビット線対の電位
が等しくなることの方がこれらの電位が正確にＶＤＤに
なることよりも重要であるからである。この時、マルチ
プレクサ左端子ＭＬ及びマルチプレクサ右端子ＭＲは高
レベルにある。このため、トランジスタ２２，２４，２
６及び２８のゲート電極はＶＤＤよりも２闘値電圧上に
あり、ビット線のどの部分もビット線の他の部分から隔
離されていない。ここで、最初にセル６５がアクセスさ
れると仮定する。

これにより端子ＭＬが接地電位になり、隔離トランジス
タ２２及び２４のゲートがＶＤＤよりも１閥値電圧下が
る。従って、セル１乃至６４がダミー・セル及びセンス
増幅器から隔離される。さらにセル６５から情報を読出
すための準備として、遅延された均一化パルスＥＱＤが
低レベルになりトランジスタ４６を遮断する。ここで、
ワード線デコーダがワード線ＷＬ６５にアクセスし、高
レベルにする。このようなワード線は普通高い容量を有
し、この理由から第５図に示される波形ＷＬ６５は比較
的遅い立上り時間を持っている。これと同時に、奇数／
隅数デコーダがダミー・ワード線ＤＷＬＩを選択し、ト
ランジスタ４２を導通し始める。例示のためにキヤパシ
タＣＳＴ６５に２進値零が記憶されていると仮定する。

従って、記憶ノ−ド（Ｔ６５とＣＳＴ６５の間のノード
）はほとんど零ボルトである。ダミー・セルＤＣの記憶
ノードはトランジスタ４６による均一化作用のため、常
に大よそ零ボルトとＶＤＤとの中間の値である。トラン
ジスタ６５は記憶ノードに伝導電流を流すようになるた
め、ビット線ＢＬＩの電位が下がる。同機にトランジス
タ４２が導適状態になりダミーセルの半分の電荷をビッ
ト線ＢＬＩに送り、ＢＬＩを参照電位に設定する。換言
すると、トランジスタ４２はＢＬＩに相対的に小さな電
位降下を生ぜしめ、一方、ワード線ＷＬ６５は移送素子
Ｔ６５を導適状態にしてビット線ＢＬＩに相対的に大き
な電位降下を生ぜしめ、ＢＬＩがＢＬＩよりも低い電位
にする。この電位差はセンス増幅器により検出されるの
に十分な大きさでなければならない。この発明によると
、検出がいくつかの点において改良される。

第５図の波形図に示すように、ワ−ド線ＷＬ６５が最高
の高レベルに達すると、ダ・一・ワード線ＤＷＬＩ及び
ダミー・ワード線ＤＷＬ２の両方がＶＤＤの半分に等し
い電位になる。これによりトランジスタ４２及び４４の
両方が遮断状態に保たれると共に基準セルのノードとセ
ンス増幅器のノードへの雑音結合とが平衡状態になる。
配列の対称的な性質は雑音を平衡にすることを助ける。
この時に、トランジスタ１６のゲートがトランジスタ１
４のゲートよりもわずかに低い電位にある。

小さなトランジスタ１８が端子ＳＬＳ上の検出信号の発
生により導適状態となるため、トランジスタ１４及び１
６の共通ソース接続的の電位は接地電位に引き下げられ
、トランジスタ１４及び１６により形成されるラッチの
セットを開始する。検出動作を一層に助けるため、この
時点で隔離トランジスタ２６及び２８が端子ＭＲに加え
られる低レベル信号によりそれらのゲート電圧がＶＤＤ
から１闘値電圧下げられて遮断される。このようにして
ビット線ＢＬＩ及びＢＬＩの全体が完全にセンス増幅器
から切り離される。従って端子ＳＬＦからトランジスタ
２０１こ与えられるセンス信号は素早くラツチのセット
を行ない、ビット線ＢＬＩを接地電位にする。ラツチが
設定されたため、左マルチプレクサ及び右マルチプレク
サ端子Ｍ山及びＭ眼は両方のダミー・ワード線ＤＷＬＩ
及びＤＷＬ２と同機に高レベルにされる。この列はさら
に別のセンス・ラッチにより検出されると仮定されてい
るので、ビット・スイッチ１０及び１２は端子斑への高
レベル信号により導適状態にされる。

この例においては、低レベル信号が端子１０に供給され
、高レベル信号が端子１０に供給される。この時点で議
出しサイクルは完了し、同機のパルスが次のサイクルの
ために操返えされる。普通、端子１０及び１０に付加的
なセンス・ラツチが設けられる。

これはチップ出力端子に十分な駆動の大きさを持つフル
・ロジック・レベルが送られることを保証する。またこ
の時、両方のダミー・ワード線ＤＷＬＩ及びＤＷＬ２が
ダミー・セルＤＣを前もって充電するために高レベルに
される。これはダミー・ワード線ＤＷＬＩ及びＤＷＬ２
が既にＶＤＤの半分の電位にあるため、素早くされる。
ビット線ＢＬＩ及びＢＬＩ上にフル・ロジック差が出現
して利用可能な間に、ワード線６５と同様にダミー・ワ
ード線ＤＷＬＩ及びＤＷＬ２が低レベルにされ、全ての
移送素子を遮断状態にする。この時、平等化パルスがト
ランジスタ５６のゲートの端子ＥＱに加えられ、これを
導適状態にしてビット線ＢＬＩ及びＢＬＩを大よそＶＤ
Ｄの半分の電位に等しくする。

そして、トランジスタ４６のゲートの端子ＥＱＤに遅延
された均一化パルスが加えられ、ダミー・セルＤＣの２
つの記憶キャパシタＣ３０及びＣ４０の電荷を等しくす
る。次に、回復パルスが高レベルになり、両方のビット
線ＢＬＩ及びＢＬＩの電位をＶＤＤに上げ、サイクルは
繰り返えされる。回復パルスはビット線がＶＤＤの電位
になるようにするため少なくともＶＤＤより１値値電圧
に持ってこられる。記憶セルへの書込みは、１つの例外
を除いて論出しのために描かれた第５図の同じ波形を用
いて行なわれる。

書込みが行なわれる時、端子１０及び１０は書込まれる
べき所望のデータに依存して異なる２進値電圧レベルに
される。例えば、端子１０が高電圧レベルにされ、一方
、端子１０が低電圧レベルにされる。そして、ビット・
スイッチが導適状態にされて所望のワード線が導適状態
にされる時、外部から端子１０及びのに加えられる電圧
が前もって蓄積された電圧に代ってビット線ＢＬＩ及び
ＢＬＩの状態を制御する。セルに書込まれる情報が前も
ってセルに記憶された情報と反対であると仮定すると、
ビット線ＢＬＩ及びＢＬＩの電位は波形図に点線で示す
ようになる。特に新しいデータがセルに書込まれなけれ
ば、各セルは講出しサイクルの間にその前の状態にリフ
レッシュされる。

これは、端子ＳＬＦ上の信号によりラツチが十分にセッ
トされた後、ワード線を導適状態にしたままにし、そし
てダミー・ワード線ＯＷＬＩ及びＤＷＬ２を十分に導通
状態にすることにより行なわれる。これは前もってダミ
ー・ワード線の電位を大よそＶＤＤの半分にしておくと
時間を節約することができる。金属−拡散容量、例えば
ＣＭＤＩＯを有するこの発明の記憶セルは講出し及び書
込みサイクルにおいて優れた長所を有する。

第１図を参照して初めに書込みサイクルについて説明す
る。記憶ノードＳＮＩＯが高レベルに充電されると仮定
する。これを行うため、ビット線ＢＬＩが高レベルにさ
れ、ビット線ＢＬＩが低レベルにされ、ワード線ＷＬＩ
が高レベルとなりＴＩＯが導適状態となる。これにより
記憶ノードＳＮＩＯがＢＬＩの電位から１闘値電圧だけ
低い電位に充電される。ＢＬＩは普通、ＶＤＤにされる
から、記憶ノードＳＮＩＯはＶＤＤから１閥値電圧だけ
低い電位に充電される。書込みサイクルが完了すると、
ＷＬＩの電位が下がることによりトランジスタＴＩＯは
遮断される。続いて、前述したように両方のビット線Ｂ
ＬＩ及びＢＬＩがＶＤＤにされる。２つのビット線が平
等化されてビット線ＢＬＩが最初にＶＤＤの半分の電位
に達しそしてＶＤＤに達する時、このビット線ＢＬＩの
電位の上昇変化はキャバシタＣＭＤＩＯを経て記憶ノー
ドＳＮＩＯに付加的な電荷を結合する。

逆に、記憶／ード例えばＳＮＩ川こ低レベルの電圧が書
込まれる時、ビット線ＢＬＩが低下し一方ビット線ＢＬ
Ｉが高レベルになる。ＷＬＩの電位が下った後、ＢＬＩ
が高レベルにされる時、記憶ノードＳＮＩＯには付加的
な電荷は結合されない。従って、キャパシタＣＭＤＩＯ
の長所はＳＮＩＯに高レベルの電荷をを書き込む時に得
られるが、ＳＮＩＯに低レベルの電荷を書き込む時には
不利益は生じない。議出し動作に関してのキヤパシタＣ
ＭＤＩＯの利点は次の通りである。

記憶／ードＳＮＩＯ‘こ初め低レベルの電圧が記憶され
ていると仮定する。前述したように両ビット線ＢＬＩ及
びＢＬＩは初め高レベルに等しくされる。ワード線ＷＬ
Ｉが導適状態にされる時、電流がビット線ＢＬＩから記
憶／−ドＳＮＩＯに流れるビット線ＢＬＩの電位を下げ
る。記憶ノードＳＮＩＯへの電流の流れ込みと共にその
電圧が上昇し、周知のミラー効果によりこの上昇する電
圧はキャパシタＣＭＤＩＯを経てＢＬＩに結合され、Ｂ
ＬＩの電位を上昇させる。このことは議出しサイクルの
間、ＢＬＩ及びＢＬＩの電位差を増大させる。書込みサ
イクルの時と同じように、キャパシタＣＭＤＩ０は記憶
ノードＳＮＩ川こ高レベル電圧が記憶されている場合、
不利益を生じない。ワード線ＷＬＩが高レベルとなる時
記憶ノードＳＮＩＯが高レベル電圧を蓄積していると仮
定すると、記憶ノードＳＮＩＯ■‘こは電流は流入しな
い。従ってビット線ＢＬＩはダミー・セルによりその参
照電位レベルまで部分的に放電され、ＢＬＩはＢＬＩよ
りも高くなり、記憶ノードＳＮＩＯの高レベルの電荷は
センス増幅器によって検出される。以上説明してきたよ
うにこの発明によれば、各セルが相補的なビット線対の
内のそのセルと電気的に接続されていない方のビット線
と容量的に結合されている構成のため、各セルから謙出
されるまたは書込される電気信号を増大させることがで
き、さらにセンス増幅器とダミーセルとがセルの各列の
真中附近に設けられていて列の内のどちらか半分又は全
部と選択的に切離すことができる構成のため、転送率を
悪くすることなくビルトノセンス増幅器の比率を増大す
ることができるという効果を奏する。

【図面の簡単な説明】

第１図はこの発明の一実施例による−素子形電界効果ト
ランジスタ記憶セルのメモリ配列を示す回路図、第２図
はこの実施例のメモリ配列の一部分の断面図、第３図は
第１図のメモリ配列の平面図、第４図はこの発明のメモ
リ配列を示す回路図、第５図は第４図のメモリ配列の動
作を示す波形図である。 ＴＩ０，Ｔ１２，Ｔ２０，Ｔ２２・・・…電界効果トラ
ンジスタ、ＣＳＴＩ ０，ＣＳＴ１ ２，ＣＳＴ２０，
ＣＳＴ２２・・・・・・記憶キャパシタ、ＣＭＤＩ ０
，ＣＭＤ１２，ＣＭＤ２０，ＣＭＤ２…・・・金属−拡
散容量、ＢＬ１，ＢＬ１，ＢＬ２，ＢＬ２……ビット線
、ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４・…・・ワード線、
ＤＣ・・・・・・ダミー・セル、１，２，６５，６６・
・…・記憶セル、１４，１６，１８，２０…・・・セン
ス増幅器、２２，２４，２６，２８…・・・隔離トラン
ジスタ。 ＦＩＧ．１ ＦＩＧ．２ ＦＩＧ．３ ＦＩＧ．４ ＦＩＧ．５

Claims (1)

1. 【特許請求の範囲】 １ 相補的な一対のビツト線と、 電界効果トランジスタ及び記憶キヤパシタを有し、こ
   の記憶キヤパシタが前記ビツト線対の一方のビツト前記
   電界効果トランジスタを介して接続可能な記憶セルと
   を備え、前記ビツト線対間の差動信号により前記記憶キ
   ヤパシタ内の２進値情報の続出し及び書込みを行う一素
   子形電界効果トランジスタ・ランダム・アクセス・メモ
   リにおいて、 前記記憶キヤパシタが、前記ビツト線対
   の他方のビツト線に容量結合されていることを特徴とす
   る一素子形電界効果トランジスタ・ランダム・アクセス
   ・メモリ。 ２ 相補的な一対のビツト線と、 このビツト線対に接続されたセンス増幅器及びダミー
   ・セルと、 電界効果トランジスタ及び記憶キヤパシタ
   を有し、この記憶キヤパシタが前記ビツト線対の一方の
   ビツト線に前記電界効果トランジスタを介して接続可能
   であると共に前記ビツト線対の他方のビツト線に容量結
   合された記憶セルと を備え、前記記憶セルが前記ビツ
   ト線対に沿つて列に配されていて、前記ビツト線対間の
   差動信号により前記記憶セルの記憶キヤパシタ内の２進
   値情報の読出し及び書込みを行う一素子形電界効果トラ
   ンジスタ・ランダム・アクセス・メモリにおいて、 前
   記センス増幅器及びダミー・セルが、前記記憶セルの列
   の中間に設けられていて、隔離手段により列の一半分の
   記憶セル又は列の他半分の記憶セル又は列の全部の記憶
   セルから選択的に隔離可能な一素子形電界効果トランジ
   スタ・ランダム・アクセス・メモリ。