JPH0429247B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は、例えば電子フイルタ、音声認識回
路、音声合成回路等に用いられるスイツチドキヤ
パシタ積分器に関する。

第１図はスイツチドキヤパシタ回路の基本回
路、第２図はその等価回路を示す。第１図におい
て、切換スイツチＳの第１接点ａは入力端子１１
に、また第２接点ｂは出力端子１２に、また共通
接続点ｃはキヤパシタC_Sを介して接地端にそれぞ
れ接続されている。上記入力端子１１、出力端子
１２には対接地電位V_i，V_pが加えられ、前記ス
イツチＳは１秒間に_S回切り換えられる。いま、
第１図ａに示すようにスイツチＳが入力端子１１
側に接続されたとき、キヤパシタC_Sに充電される
電荷Q₁は「Q₁＝C_S・V_i」となる。次に第１図ｂ
に示すようにスイツチＳが出力端子１２側に接続
されると、キヤパシタC_Sの電荷Q₂は「Q₂＝C_S・
V_p」となる。従つてスイツチＳが入力端子１１
側から出力端子１２側へ切り換わる一連の動作に
より、入力端子１１から出力端子１２へΔQの電
荷が移動したと考えられる。

ΔQ＝Q₁−Q₂＝C_S（V_i−V_p） ……(1) スイツチＳは毎秒_S回切り換わるので、入力端
子１１から出力端子１２への平均電流ｉとして、 ｉ＝ΔQ・_S＝C_S（V_i−V_p）_S ……(2) が流れることになる。

スイツチＳの切換え周波数_Sが電圧V_i，V_pの周
波数より充分大きければ、電流ｉはV_i，V_pの瞬
時値で定まる電流に等しくなり、第１図の回路は
第２図に示すように入力端子１１、出力端子１２
間に抵抗Ｒが接続された回路と等価になる。ここ
で、 Ｒ＝V_i−V_p／ｉ＝１／C_S・_S ……(3) である。

すなわち、上記のようにキヤパシタC_Sをスイツ
チングすることにより等価的に抵抗Ｒを得ること
がスイツチドキヤパシタ回路であり、この等価抵
抗を使つて積分器を構成したものがスイツチドキ
ヤパシタ積分器である。

第３図は演算増幅器３１を使つてミラー積分器
を示しており、この入出力特性が次式で与えられ
ることは良く知られている。

V_p／V_i＝−１／Ｓ・R_S・C_f ……(イ) V_i：入力電圧 V_p：出力電圧 R_S：入力端子１１と演算増幅器３１の反転入
力端（−）との間に接続された入力抵抗 S_S：演算増幅器３１の出力端と反転入力端
（−）との間に接続されたキヤパシタ なお、第３図中V_DD，V_SSは電源であり、演算
増幅器３１の非反転入力端（＋）は接地されてい
る。

第４図は第３図の抵抗R_Sの代わりにスイツチ
ドキヤパシタ回路４１を用いて構成されたミラー
積分器を示しており、入出力特性は前式(4)のR_S
に前式(3)のＲを代入したものとなる。

V_p／V_i＝−_S／Ｓ（C_f／C_S） ……(5) つまり第４図のミラー積分器は、入出力特性が
キヤパシタC_SとC_fの容量比およびスイツチＳの切
換周波数_Sの関数、特に周波数_Sの一次式となつ
ている。このため、周波数_Sに比例して積分時定
数を変化させ得ることを示しており、第４図のミ
ラー積分器をフイルタの構成単位として用いれば
フイルタリング周波数を切換周波数_Sに比例して
変えることが可能となる。

一方、第５図は第４図と等価なミラー積分器を
示しており、スイツチドキヤパシタ回路５０を等
価的に負の抵抗値を有する負性抵抗として用いた
ものである。このスイツチドキヤパシタ回路５０
は、２個の切換スイツチS₁，S₂によりキヤパシタ
C_Sの両端を同時に切換えるように構成されてい
る。すなわち、第１の切換スイツチS₁の第１接点
a₁が入力端子１１に、また、第２の切換スイツチ
S₂の第１接点a₂が演算増幅器３１の反転入力端
（−）に接続され、上記スイツチS₁，S₂の第２接
点b₁，b₂は一括されて基準電源V_ref（本例では接
地電位）に接続されている。

いま、ａ図に示すように切換スイツチS₁が第１
接点a₁側に、スイツチS₂が第２接点b₂側に接続さ
れているとき、スイツチドキヤパシタC_Sの両端に
は電位差「V_i−V_ref」が印加されるため次式に示
すような電荷Q_aが充電される。

Q_a＝C_S（V_i−V_ref） 次に、ｂ図に示すように切換スイツチS₁が第２
接点b₁側に、スイツチS₂が第１接点a₂側に接続さ
れると、キヤパシタC_Sの両端には電位差「V_ref−
V_i」が印加されるため、電荷量Q_bは次式で示さ
れる。

Q_b＝C_S（V_ref−V_i′） ここで、V_i′は演算増幅器３１の反転入力端（−）
の電圧である。

したがつて、この時の電荷の移動量ΔQは、 ΔQ＝−（Q_a−Q_b） ＝−C_S（V_i＋V_i′−2V_ref） ……(6) である。なお、上式に負符号が付いたのは、ａ図
のスイツチング状態では電位V_i側から電位V_ref側
に電流が流れると仮定したのに対し、ｂ図スイツ
チング状態では電位V′_i側から電位V_ref側に向か
つて電流が流れるためである。演算増幅器３１に
おける反転入力端（−）は、電位V_refに仮想接地
されるようにこの演算増幅器３１が働くため、
「V′_i＝V_ref」とおくと、前式(6)は、 ΔQ＝−C_S（V_i−V_i′） ……(7) となり、スイツチS₁，S₂が１秒間に_S回切換られ
て、ａ図，ｂ図に示したスイツチング状態を繰り
返すときに電流Ｉは、 Ｉ＝ΔQ・_S＝−C_S（V_i−V′_i）_S ……(8) となる。したがつて、このスイツチドキヤパシタ
回路５０による等価抵抗Ｒは、 Ｒ＝V_i−V′_i／Ｉ＝−１／C_S・_S ……(9) となり、前式(3)と比較すれば、このスイツチドキ
ヤパシタ回路５０が負性抵抗として働くことが理
解できる。

ところで、第４図、第５図に示したように、ミ
ラー積分器として用いられるスイツチドキヤパシ
タ積分器は、演算増幅器用電源V_DD，V_SSのため
２個の端子および基準電源V_ref（接地）用の１個
の端子を必要とする。したがつて、このようなス
イツチドキヤパシタ積分器を二電源（V_DD，V_SS）
使用形の通常のランダムロジツクと混在させるに
は、電源端子を一端子増やす必要が生ずる。

しかしながら、電源端子を増やすことは、特に
集積回路においては致命的である。つまり集積回
路設計においては、設計期間の長期化および集積
回路のチツプ面積の増大、三電源端子のためのパ
ターン設計の難しさを招来し、またプリント板実
装時における電源増幅加はプリント板設計を難し
くし、且つコストの大幅な上昇をみることになる
わけである。

この発明は上記のような事情に鑑みてなされた
もので、その目的とするところは、使用電源数を
減少でき、集積回路化に際して電源端子数が少な
くて済むので集積回路化が容易なスイツチドキヤ
パシタ積分器を提供することである。

以下、この発明の一実施例について図面を参照
して説明する。

第６図はその構成を示すもので、図において、
スイツチドキヤパシタ回路６０は、同時に働らく
切換スイツチS₁，S₂によキヤパシタC_Sを第１接点
a₁，a₂側もしくは第２接点b₁，b₂側へ切換接続す
るものであり、切換周波数は_Sである。上記切換
スイツチS₁の第１接点a₁は入力電圧V_iが印加され
る入力端子６１に接続され、第２接点b₁は電源
V_DDに接続される。また、切換スイツチS₂の第２
接点a₂は演算増幅器３１の反転入力端（−）に、
第２接点b₂は電源V_SSに接続されている。

一方、演算増幅器３１は電源V_DD，V_SSが供給
されており、出力端は出力端子６２に接続される
と共にキヤパシタC_fを介して反転入力端（−）に
接続され、非反転入力端（＋）には上記電源V_DD
電圧と電源V_SS電圧との中間の電圧が印加される。
この中間電圧は電源V_DD，V_SSによつて生成され
るものであり、その大きさは演算増幅器３１の特
性に応じて適切に選定される。いま上記中間電圧
として、例えば「１／２（V_DD−V_SS）」を得る場合 には、第６図に示すようにゲート・ドレインが接
続されたＮチヤネル型トランジスタT₁のドレイ
ンを電源V_DDに接続し、同じくゲート・ドレイン
が接続されたＮチヤネル型トランジスタT₂のソ
ースを電源V_SSに接続し、上記トランジスタT₁の
ソースとトランジスタT₂とのドレインとを接続
し、この接続点Ｅを非反転入力端（＋）に接続す
れば良い。

次に、上記のような構成のスイツチドキヤパシ
タ回路について動作を説明する。いま、第６図ａ
に示すように切換スイツチS₁が第１接点a₁側に、
スイツチS₂が第２接点b₂側に接続されていると
き、スイツチドキヤパシタC_Sの両端には電位差
「V_i−V_SS」が印加されるため、「V_SS＝０」とおく
と次式に示すような電荷Q_aが充電される。

Q_a＝C_S・V_i 次に、ｂ図に示すように切換スイツチS₁が第２
接点b₁側に、スイツチS₂が第１接点a₂側に接続さ
れると、キヤパシタC_Sの両端には電位差「V_DD−
V′_i」が印加されるため、電荷量Q_bは次式で示さ
れる。

Q_b＝C_S（V_DD−V′_i） したがつて、この時の電荷の移動量ΔQは、 ΔQ＝−（Q_a−Q_b） ＝−C_S（V_i＋V′_i−V_DD） ……(10) となる。上記演算増幅器３１の非反転入力端
（＋）には、バイアス回路によつて「V_DD／２」
の電位が与えられており、電位V′_iは第５図の場
合と同様に、演算増幅器３１が仮想的に「V_DD／
２」に接続されるように働らくため、「V′_i＝
V_DD／２」とおくと、前式(10)は、 ΔQ＝−C_S（V_i−V′_i） となり、接点a₁，a₂間に流れる平均電流Ｉと等価
抵抗Ｒは次式のようになる。

Ｉ＝ΔQ・_S＝−C_S（V_i−V′_i）・_S ……（11） Ｒ＝V_i−V′_i／Ｉ＝−１／C_S・_S ……（12） 上式（11），（12）は、前式(8)，(9)と同じにな
り、このスイツチドキヤパシタ回路が負性抵抗と
して作用することがわかる したがつて、第６図の回路は前述した第５図の
回路と同じ働らきをし、この第６図の積分器の入
出力特性は下式で示される。

V_p／V_i＝C_S／Ｓ・C_{f S} ……（13） 第７図は、上記第６図のスイツチドキヤパシタ
回路６０部分を集積回路化した一例を示す。スイ
ツチドキヤパシタ回路７０において、T₃〜T₆は
それぞれ例えばＮチヤネル型の電界効果トランジ
スタであり、第１のスイツチ回路として機能する
トランジスタT₃および第２のスイツチ回路とし
て機能するトランジスタT₄が第６図の一方の切
換スイツチS₁に対応しており、また第３のスイツ
チ回路として機能するトランジスタT₅、および
第４のスイツチ回路として機能するトランジスタ
T₆が他方の切換スイツチS₂に対応している。そ
して、上記第１、第４のスイツチ回路に相当する
トランジスタT₃，T₆が同じスイツチ状態となり、
第２、第３のスイツチ回路に相当するトランジス
タT₄，T₅が同じスイツチ状態となるように切換
制御される。すなわち、トランジスタT₃のドレ
インは入力端子６１に接続され、トランジスタ
T₄のソースは電源V_DDに接続され、上記トランジ
スタT₃のソースとトランジスタT₄のドレインと
の接続接点にキヤパシタC_Sの一端が接続されてい
る。一方、トランジスタT₅のドレインは演算増
幅器３１の反転入力端（−）に接続され、トラン
ジスタT₆のソースは電源V_SSに接続され、上記ト
ランジスタT₅のソースとトランジスタT₆のドレ
インとの接続接点にキヤパシタC_Sの他端が接続さ
れている。そして、前記トランジスタT₃，T₆の
ゲートは一括されてクロツク入力端７１に接続さ
れ、トランジスタT₄，T₅のゲートは一括されて
クロツク入力端７２に接続され、これらのクロツ
ク入力端７１，７２には第８図ａあるいはｂに示
すように、それぞれ周期が１／_Sで同時に“１”
レベルにはならないクロツクパルスφ₁，φ₂が導
かれる。したがつて、φ₁＝“１”，φ₂＝“０”のと
きトランジスタT₃，T₆はオン状態、トランジス
タT₄，T₅はオフ状態となり、第６図ａの回路状
態と同じになる。これに対してφ₁＝“０”，φ₂＝
“１”のときにはトランジスタT₃，T₆はオフ状
態、トランジスタT₄，T₅はオン状態となり、第
６図ｂの回路状態と同じになる。

なお、第７図の回路においては、第１〜第４の
スイツチ回路として各１個のトランジスタT₃〜
T₆を使用しているが、これに代えて他のアナロ
グスイツチ、例えばトランスミツシヨンゲート等
のようなトランジスタスイツチを用いても良い。

第９図は、この発明の他の実施例を示すもの
で、上記第６図の回路におけるスイツチドキヤパ
シタ回路６０の電源V_DD，V_SS端子を入れ換えた
スイツチドキヤパシタ回路９０を設けたものであ
る。このような構成においても上記実施例と同様
に、スイツチドキヤパシタ回路を負性抵抗として
動作させることができる。

なお、上述した各実施例において、演算増幅器
３１の非反転入力端（＋）に電位（例えば
V_DD−V_SS／２）を印加するためのバイアス回路は 種々変形が可能であり、例えば降圧回路等の電流
消費の少ない回路を使用しても良いのはもちろん
である。また、入力段にMOSトランジスタを使
用した演算増幅器３１の場合、非反転入力端
（＋）の入力インピーダンスはほぼ無限大となる
ため、前記バイアス回路として入力インピーダン
スが高くても良く、このようなバイアス回路は消
費電流を少なくすることが十分可能である。

以上説明したようにこの発明によれば、スイツ
チドキヤパシタ回路の放電経路に対して演算増幅
器用の電源を使用し、且つこの演算増幅器用電源
を用いて演算増幅器の非反転入力端にバイアスを
印加するためのバイアス回路を設けたので、使用
電源数を減少して単一電源化でき、集積回路化に
際して電源端子数が少なくて済むので、集積回路
化が容易なスイツチドキヤパシタ積分器が得られ
る。

【図面の簡単な説明】

第１図ａ，ｂはスイツチドキヤパシタ回路の基
本回路の異なる動作状態を示す回路図、第２図は
第１図の等価回路、第３図および第４図はそれぞ
れ従来のミラー積分器を示す回路図、第５図ａ，
ｂは従来のスイツチドキヤパシタ積分器の異なる
動作状態を示す回路図、第６図ａ，ｂはこの発明
の一実施例に係るスイツチドキヤパシタ積分器の
異なる動作状態を示す回路図、第７図は上記第６
図の回路におけるスイツチドキヤパシタ回路の具
体的な構成例をす回路図、第８図ａ，ｂは上記第
７図の動作説明のために示すタイミング図、第９
図はこの発明の他の実施例を示す回路図である。 ３１…演算増幅器、６０，７０，９０…スイツ
チドキヤパシタ回路、６１…信号入力端子、６２
…出力端子、C_S…スイツチングキヤパシタ、C_f…
キヤパシタ、T₁〜T₆…トランジスタ、V_DD，V_SS
…電源。

Claims (1)

1. 【特許請求の範囲】 １ 演算増幅器と、この演算増幅器の反転入力端
   と出力端との間に接続されるキヤパシタと、上記
   演算増幅器用の一方の電源と他方の電源との間の
   電圧を分圧してバイアス電圧を生成し、上記演算
   増幅器の非反転入力端に供給するバイアス回路
   と、入力信号電圧が印加される信号入力端子と上
   記演算増幅器の反転入力端との間に設けられるス
   イツチングキヤパシタと、上記スイツチングキヤ
   パシタの両端に設けられ、第１の動作期で上記信
   号入力端子と上記演算増幅器用の一方の電源との
   間にスイツチングキヤパシタを接続し、第２の動
   作期で上記演算増幅器用の他方の電源と上記演算
   増幅器の反転入力端との間にスイツチングキヤパ
   シタを接続する回路を交互に形成するスイツチン
   グ手段とを具備することを特徴とするスイツチド
   キヤパシタ積分器。 ２ 上記バイアス回路は前記演算増幅器用の一方
   の電源と他方の電源との間に直列接続された第１
   および第２のトランジスタから成り、このトラン
   ジスタの接続点から上記バイアス電圧を得ること
   を特徴とする特許請求の範囲第１項記載のスイツ
   チドキヤパシタ積分器。 ３ 上記スイツチング手段は、上記信号入力端子
   と上記スイツチングキヤパシタの一端との間に接
   続され第１の信号により導通制御される第１のト
   ランジスタスイツチと、スイツチングキヤパシタ
   の一端と前記演算増幅器用の他方の電源との間に
   接続され第２の信号により導通制御される第２の
   トランジスタスイツチと、スイツチングキヤパシ
   タの他端と演算増幅器の反転入力端との間に接続
   され上記第２の信号により導通制御される第３の
   トランジスタスイツチと、スイツチングキヤパシ
   タの他端と前記演算増幅器用の一方の電源との間
   に接続され上記第１の信号により導通制御される
   第４のトランジスタスイツチから成ることを特徴
   とする特許請求の範囲第１項記載のスイツチドキ
   ヤパシタ積分器。