JPH0415628B2 - - Google Patents
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- Publication number
- JPH0415628B2 JPH0415628B2 JP59260367A JP26036784A JPH0415628B2 JP H0415628 B2 JPH0415628 B2 JP H0415628B2 JP 59260367 A JP59260367 A JP 59260367A JP 26036784 A JP26036784 A JP 26036784A JP H0415628 B2 JPH0415628 B2 JP H0415628B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- power supply
- high level
- circuits
- time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/811—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using FETs as protective elements
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は保護回路を備えた半導体装置に関し、
特に電源ラインに過電圧保護回路を備え、複数の
内部回路を有する半導体装置に関する。
特に電源ラインに過電圧保護回路を備え、複数の
内部回路を有する半導体装置に関する。
［従来の技術］
第４図は従来例に係る保護回路を備えた半導体
装置の要部回路図であり、保護抵抗R1とMOSト
ランジスタQ1により構成された保護回路が配線
ライン３上に設けられ、たとえば急峻な高電圧が
VDD端子に入力すると保護抵抗R1と配線ライン３
上に存在する容量CLによつて定まる時定数によ
り高電圧を平坦化し、回路１，２に高電圧が印加
されるのを防止している。また、MOSトランジ
スタQ1は電源電圧VDDが通常の動作電源電圧のと
きはオンしないが、通常の動作電源電圧より1.5
〜２倍となつた時にオンして高電圧が回路１，２
に印加されないようにしている。
装置の要部回路図であり、保護抵抗R1とMOSト
ランジスタQ1により構成された保護回路が配線
ライン３上に設けられ、たとえば急峻な高電圧が
VDD端子に入力すると保護抵抗R1と配線ライン３
上に存在する容量CLによつて定まる時定数によ
り高電圧を平坦化し、回路１，２に高電圧が印加
されるのを防止している。また、MOSトランジ
スタQ1は電源電圧VDDが通常の動作電源電圧のと
きはオンしないが、通常の動作電源電圧より1.5
〜２倍となつた時にオンして高電圧が回路１，２
に印加されないようにしている。
［発明が解決しようとする問題点］
しかしながら、上述した第４図に示す従来の保
護回路は以下に述べる問題点を有している。すな
わち、第４図に示す回路１，２が第５図に示すよ
うなCMOタイプのインバータ回路であり、第７
図に示すクロツクが入力端子IN1，IN2に入力さ
れるとすると、出力端子OUT1，OUT2の出力波
形はそれぞれ第７図に示すような波形になる。す
なわち、時刻t1，t3での出力端子OUT1のハイレ
ベルVH（t1）、VH（t3）は異なり、時刻t1，t2での出
力端子OUT2のハイレベルVH（t1）、VH（t2）も異
なつたものとなる。この理由を次に説明する。
護回路は以下に述べる問題点を有している。すな
わち、第４図に示す回路１，２が第５図に示すよ
うなCMOタイプのインバータ回路であり、第７
図に示すクロツクが入力端子IN1，IN2に入力さ
れるとすると、出力端子OUT1，OUT2の出力波
形はそれぞれ第７図に示すような波形になる。す
なわち、時刻t1，t3での出力端子OUT1のハイレ
ベルVH（t1）、VH（t3）は異なり、時刻t1，t2での出
力端子OUT2のハイレベルVH（t1）、VH（t2）も異
なつたものとなる。この理由を次に説明する。
いま、インバータ回路１，２の負荷抵抗をRL
とすると、時刻t3の時点での等価回路は第６図の
ようになる。ここでＰチヤンネル、Ｎチヤンネル
のMOSトランジスタは簡単化のためスイツチ
SW1，SW2，SW3，SW4で表わしている。図より
わかるように時刻t3でのハイレベルVH（t3）は保
護抵抗R1と負荷抵抗RLとにより分圧され、 VH（t3）＝RL／R1＋RL・VDD ……(1) である。時刻t1ではインバータ回路１，２のＰチ
ヤンネルトランジスタ（スイツチSW2，SW4が両
方ともオンするため、出力のハイレベルVH（t1）
は VH（t1）＝１／２RL／R1＋１／２RL・VDD ……(2) となる。また、時刻t2ではインバータ回路２のＰ
チヤンネルトランジスタ（スイツチSW4がオンし
ているため、ハイレベルVH（t2）は時刻t3のとき
と同様に VH（t2）＝RL／R1＋RL・VDD ……(3) となつている。ここで、R1＝10Ω、RL＝1KΩ、
VDD＝10Vとして式(1)、(2)、(3)に代入すると、VH
（t2）＝VH（t3）＝9.90V、VH（t1）＝9.80Vとなり、両
者に約0.1Vの差が生じている。この電位差はデ
イジタル回路では問題ないが、この出力がアナロ
グ回路の、例えばサンプルホールド回路のゲート
クロツクとして用いられた場合、大きな問題とな
る。なぜなら、サンプルホールド回路においては
サンプリングゲートとアナログの信号ラインとの
カツプリング容量は必ず存在しており、従つてサ
ンプリングクロツクのノイズは信号ラインに混入
しているので、この状態でサンプリングクロツク
のハイレベルが時刻t1とt3とで異なれば、信号ラ
インに混入するクロツクノイズのレベルも時刻t1
とt3とで異なることになり、アナログ信号ライン
のＳ／Ｎ比を低下させることになる。
とすると、時刻t3の時点での等価回路は第６図の
ようになる。ここでＰチヤンネル、Ｎチヤンネル
のMOSトランジスタは簡単化のためスイツチ
SW1，SW2，SW3，SW4で表わしている。図より
わかるように時刻t3でのハイレベルVH（t3）は保
護抵抗R1と負荷抵抗RLとにより分圧され、 VH（t3）＝RL／R1＋RL・VDD ……(1) である。時刻t1ではインバータ回路１，２のＰチ
ヤンネルトランジスタ（スイツチSW2，SW4が両
方ともオンするため、出力のハイレベルVH（t1）
は VH（t1）＝１／２RL／R1＋１／２RL・VDD ……(2) となる。また、時刻t2ではインバータ回路２のＰ
チヤンネルトランジスタ（スイツチSW4がオンし
ているため、ハイレベルVH（t2）は時刻t3のとき
と同様に VH（t2）＝RL／R1＋RL・VDD ……(3) となつている。ここで、R1＝10Ω、RL＝1KΩ、
VDD＝10Vとして式(1)、(2)、(3)に代入すると、VH
（t2）＝VH（t3）＝9.90V、VH（t1）＝9.80Vとなり、両
者に約0.1Vの差が生じている。この電位差はデ
イジタル回路では問題ないが、この出力がアナロ
グ回路の、例えばサンプルホールド回路のゲート
クロツクとして用いられた場合、大きな問題とな
る。なぜなら、サンプルホールド回路においては
サンプリングゲートとアナログの信号ラインとの
カツプリング容量は必ず存在しており、従つてサ
ンプリングクロツクのノイズは信号ラインに混入
しているので、この状態でサンプリングクロツク
のハイレベルが時刻t1とt3とで異なれば、信号ラ
インに混入するクロツクノイズのレベルも時刻t1
とt3とで異なることになり、アナログ信号ライン
のＳ／Ｎ比を低下させることになる。
本発明は、クロツク出力のハイレベルがタイミ
ングにより変化を起こすことのない保護回路の提
供を目的とする。
ングにより変化を起こすことのない保護回路の提
供を目的とする。
［問題点を解決するための手段］
本発明は電源ラインの入力保護抵抗を、電流を
供給するそれぞれの回路の直前に入れることを特
徴とする。
供給するそれぞれの回路の直前に入れることを特
徴とする。
［実施例］
以下、図面を参照して本発明の実施例を説明す
る。
る。
第１図は本発明の一実施例に係る保護回路を備
えた半導体装置の要部の回路図である。本実施例
は第４図の従来例において保護抵抗R1と容量CL
を排し電源ラインの入力保護抵抗R2，R3をそれ
ぞれインバータ回路１，２と電源ライン３間に接
続したものである。
えた半導体装置の要部の回路図である。本実施例
は第４図の従来例において保護抵抗R1と容量CL
を排し電源ラインの入力保護抵抗R2，R3をそれ
ぞれインバータ回路１，２と電源ライン３間に接
続したものである。
これにより第２図に示すタイミングチヤートか
らわかるように、時刻t4でもt5でも出力端子
OUT2のハイレベルVH（t4）、VH（t5）は同じであ
り、時刻t4でもt6でも出力端子OUT1のハイレベ
ルVH（t4）、VH（t6）は同じとなる。その理由を第
３図を用いて説明する。
らわかるように、時刻t4でもt5でも出力端子
OUT2のハイレベルVH（t4）、VH（t5）は同じであ
り、時刻t4でもt6でも出力端子OUT1のハイレベ
ルVH（t4）、VH（t6）は同じとなる。その理由を第
３図を用いて説明する。
第３図は時刻t6での第１図の回路動作を示す第
６図と同様の等価回路図である。時刻t6での出力
端子OUT1のハイレベルVH（t6）は、 VH（t6）＝RL／RL＋R2・VDD となる。一方、時刻t4での第３図のスイツチSW3
がオンしスイツチSW4がオフしてもこの出力端子
OUT1のハイレベルは変化せず、電源VDDの電位
を抵抗R2とRLとで分圧した値RL／RL＋R2・VDDとな る。このことは時刻t4，t5での出力端子OUT2の
ハイレベルでも同様であり、出力端子OUT2のハ
イレベルは VH（t4）＝VH（t5）＝RL／RL＋R3・VDD となる。
６図と同様の等価回路図である。時刻t6での出力
端子OUT1のハイレベルVH（t6）は、 VH（t6）＝RL／RL＋R2・VDD となる。一方、時刻t4での第３図のスイツチSW3
がオンしスイツチSW4がオフしてもこの出力端子
OUT1のハイレベルは変化せず、電源VDDの電位
を抵抗R2とRLとで分圧した値RL／RL＋R2・VDDとな る。このことは時刻t4，t5での出力端子OUT2の
ハイレベルでも同様であり、出力端子OUT2のハ
イレベルは VH（t4）＝VH（t5）＝RL／RL＋R3・VDD となる。
［発明の効果］
以上説明したように、本発明は電源ラインより
別々の抵抗を通して各回路に電圧を印加すること
により、各回路は他の回路の動作状態による電圧
低下の影響をうけることがないため、他の回路の
動作状態によらず、いつも一定した出力電圧を出
力させることが可能にするとともに、保護回路と
しても充分な機能を発揮することが可能となる。
別々の抵抗を通して各回路に電圧を印加すること
により、各回路は他の回路の動作状態による電圧
低下の影響をうけることがないため、他の回路の
動作状態によらず、いつも一定した出力電圧を出
力させることが可能にするとともに、保護回路と
しても充分な機能を発揮することが可能となる。
第１図は本発明による保護回路の一実施例を備
えた半導体装置の要部回路図、第２図は第１図の
インバータ回路１，２の入出力のタイミングチヤ
ート、第３図は第１図の回路の等価回路図、第４
図は従来例の保護回路を備えた半導体装置の要部
回路図、第５図は第４図のインバータ回路１，２
の回路図、第６図は第４図の等価回路図、第７図
は第４図のインバータ回路１，２の入出力のタイ
ミングチヤートである。 １，２……インバータ回路、３……電源ライ
ン、４……MOSトランジスタ、R2，R3……保護
抵抗。
えた半導体装置の要部回路図、第２図は第１図の
インバータ回路１，２の入出力のタイミングチヤ
ート、第３図は第１図の回路の等価回路図、第４
図は従来例の保護回路を備えた半導体装置の要部
回路図、第５図は第４図のインバータ回路１，２
の回路図、第６図は第４図の等価回路図、第７図
は第４図のインバータ回路１，２の入出力のタイ
ミングチヤートである。 １，２……インバータ回路、３……電源ライ
ン、４……MOSトランジスタ、R2，R3……保護
抵抗。
Claims (1)
- １ 電源端子と、該電源端子に接続された保護用
素子と、該保護用素子に接続された電源ライン
と、該電源ラインからそれぞれ別個の抵抗を介し
て電力の供給を受け、それぞれ外部に出力を取り
出す複数の回路とを有し、前記保護用素子と前記
各抵抗とは過電圧保護回路を形成することを特徴
とする保護回路を備えた半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59260367A JPS61137359A (ja) | 1984-12-10 | 1984-12-10 | 保護回路を備えた半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59260367A JPS61137359A (ja) | 1984-12-10 | 1984-12-10 | 保護回路を備えた半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61137359A JPS61137359A (ja) | 1986-06-25 |
| JPH0415628B2 true JPH0415628B2 (ja) | 1992-03-18 |
Family
ID=17346944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59260367A Granted JPS61137359A (ja) | 1984-12-10 | 1984-12-10 | 保護回路を備えた半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61137359A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR930005184A (ko) * | 1991-08-21 | 1993-03-23 | 김광호 | 정전기 전압 방지용 반도체 장치 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5868043U (ja) * | 1981-11-02 | 1983-05-09 | 日産自動車株式会社 | 半導体素子用入力保護装置 |
-
1984
- 1984-12-10 JP JP59260367A patent/JPS61137359A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61137359A (ja) | 1986-06-25 |
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