JPH0582091B2 - - Google Patents
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- JPH0582091B2 JPH0582091B2 JP59126794A JP12679484A JPH0582091B2 JP H0582091 B2 JPH0582091 B2 JP H0582091B2 JP 59126794 A JP59126794 A JP 59126794A JP 12679484 A JP12679484 A JP 12679484A JP H0582091 B2 JPH0582091 B2 JP H0582091B2
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- JP
- Japan
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- circuit
- resistance value
- resistance
- resistors
- series
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- Semiconductor Integrated Circuits (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
（技術分野）
本発明は基準電圧を発生する回路として電源ス
イツチ付直列抵抗型分圧回路を有する逐次変換型
のアナログ・デイジタル変換器を備えた半導体集
積回路に関する。
イツチ付直列抵抗型分圧回路を有する逐次変換型
のアナログ・デイジタル変換器を備えた半導体集
積回路に関する。
（従来技術）
第１図は、従来の電源スイツチ付直列抵抗型分
圧回路を有する逐次変換型のアナログ・デイジタ
ル変換器（以下、Ａ／Ｄ変換器という。）の一例
の要部を示す回路図である。
圧回路を有する逐次変換型のアナログ・デイジタ
ル変換器（以下、Ａ／Ｄ変換器という。）の一例
の要部を示す回路図である。
抵抗値Ｒのｎ個の抵抗R1〜Roが直列に接続さ
れて接地電位GNDと電源スイツチ５を介して基
準電源Vrefに接続された抵抗群と、アナログ信号
入力端子１、サンプリング回路２、コンパレータ
３、制御回路４、各制御点に設けられた複数のス
イツチ６及び制御回路４からのデイジタル信号Ｄ
０，Ｄ１，Ｄ２，Ｄ３を入力反転出力する４個の
インバータ７とからなる選択回路とから成つてい
る。ここで、電源スイツチ５及びスイツチ６は
MOSトランジスタで形成されている。
れて接地電位GNDと電源スイツチ５を介して基
準電源Vrefに接続された抵抗群と、アナログ信号
入力端子１、サンプリング回路２、コンパレータ
３、制御回路４、各制御点に設けられた複数のス
イツチ６及び制御回路４からのデイジタル信号Ｄ
０，Ｄ１，Ｄ２，Ｄ３を入力反転出力する４個の
インバータ７とからなる選択回路とから成つてい
る。ここで、電源スイツチ５及びスイツチ６は
MOSトランジスタで形成されている。
直列抵抗型分圧回路の電源スイツチ５は、電力
消費を少なくするためのもので、Ａ／Ｄ変換器が
停止時には、基準電圧切断信号Ｓにより、電源か
ら直列抵抗に流れる電流をしや断し、Ａ／Ｄ変換
器が動作時には、直列抵抗に電流を流す働きをす
る。
消費を少なくするためのもので、Ａ／Ｄ変換器が
停止時には、基準電圧切断信号Ｓにより、電源か
ら直列抵抗に流れる電流をしや断し、Ａ／Ｄ変換
器が動作時には、直列抵抗に電流を流す働きをす
る。
ここで問題となるのは、電源スイツチ５のオン
抵抗である。集積回路製造過程において、トラン
ジスタの特性には、バラツキがあり、当然オン抵
抗値にもバラツキが出てくる。そのため直列抵抗
型分圧回路の分圧値にも誤差が多くなるという欠
点があつた。
抵抗である。集積回路製造過程において、トラン
ジスタの特性には、バラツキがあり、当然オン抵
抗値にもバラツキが出てくる。そのため直列抵抗
型分圧回路の分圧値にも誤差が多くなるという欠
点があつた。
（発明の目的）
本発明の目的は、上記欠点を除去することによ
り、電源スイツチ回路のオン抵抗値にバラツキが
あつても、直列抵抗型分圧回路の分圧値にドリフ
トを生じさせない直列抵抗型分圧回路使用した
Ａ／Ｄ変換器内蔵の半導体集積回路を提供するこ
とにある。
り、電源スイツチ回路のオン抵抗値にバラツキが
あつても、直列抵抗型分圧回路の分圧値にドリフ
トを生じさせない直列抵抗型分圧回路使用した
Ａ／Ｄ変換器内蔵の半導体集積回路を提供するこ
とにある。
（発明の構成）
本発明による半導体集積回路は、第１および第
２の端子間に印加される基準電圧を分圧して複数
の分圧電圧を発生する直列抵抗型分圧回路が、前
記第１の端子と第１の回路節点との間に直列に接
続され互いに基準となる抵抗値をそれぞれ有する
複数の抵抗と、前記第２の端子と第２の回路節点
との間に接続され制御信号に応答して導通・非導
通が制御されるスイツチと、前記第１と第２の回
路節点間に設けられた抵抗調整回路であつて、複
数の抵抗およびこれらのうちのどの抵抗に電流を
流すかを決定して全体の合成抵抗値を制御する複
数の選択スイツチ手段を有する抵抗調整回路とを
含んで構成され、前記複数の選択スイツチ手段の
状態は前記スイツチの導通抵抗値と前記抵抗調整
回路の合成抵抗値との和が前記基準となる抵抗値
と等しくなるように設定されていることを特徴と
する。
２の端子間に印加される基準電圧を分圧して複数
の分圧電圧を発生する直列抵抗型分圧回路が、前
記第１の端子と第１の回路節点との間に直列に接
続され互いに基準となる抵抗値をそれぞれ有する
複数の抵抗と、前記第２の端子と第２の回路節点
との間に接続され制御信号に応答して導通・非導
通が制御されるスイツチと、前記第１と第２の回
路節点間に設けられた抵抗調整回路であつて、複
数の抵抗およびこれらのうちのどの抵抗に電流を
流すかを決定して全体の合成抵抗値を制御する複
数の選択スイツチ手段を有する抵抗調整回路とを
含んで構成され、前記複数の選択スイツチ手段の
状態は前記スイツチの導通抵抗値と前記抵抗調整
回路の合成抵抗値との和が前記基準となる抵抗値
と等しくなるように設定されていることを特徴と
する。
（実施例）
以下、本発明の実施例について図面を参照して
説明する。
説明する。
第２図は本発明の第１の実施例を示す回路図で
ある。
ある。
本実施例は、半導体基板上に形成された抵抗値
Ｒの（ｎ−１）（ｎは自然数）個の抵抗R1〜Ro-1
が直列に接続され一端が接地電位GNDに接続さ
れた第１の抵抗群２０と、ｍ（ｍは自然数）個の
抵抗R′1〜R′nの一端を共通接続して並列型に接続
しこの共通接続端が第１の抵抗群２０の他端に接
続された第２の抵抗群２１と、この第２の抵抗群
２１の１つの抵抗R1′の他端と基準電源Vrefとの
間に接続された電源スイツチ１５と、第１の抵抗
群２０及び第２の抵抗群２１で構成される分圧回
路の分圧値を選定する第１の選択回路としての、
アナログ信号入力端子１１、サンプリング回路１
２、コンパレータ１３、制御回路１４、各制御点
に設けられた複数のスイツチ１６及び制御回路１
４からのデイジタル信号Ｄ０，Ｄ１，Ｄ２，Ｄ３
を入力反転出力する４個のインバータ１７と、第
２の抵抗群２１中のどの抵抗に電流を流すかを選
択する第２の選択回路としての制御回路１８と
（ｍ−１）個のスイツチ１９とから成ることから
構成される。なお第２図において抵抗の数は、一
例としてｎ＝16、ｍ＝４として表わしている。
又、電源スイツチ１５とスイツチ１６，１９は
MOSトランジスタで形成される。
Ｒの（ｎ−１）（ｎは自然数）個の抵抗R1〜Ro-1
が直列に接続され一端が接地電位GNDに接続さ
れた第１の抵抗群２０と、ｍ（ｍは自然数）個の
抵抗R′1〜R′nの一端を共通接続して並列型に接続
しこの共通接続端が第１の抵抗群２０の他端に接
続された第２の抵抗群２１と、この第２の抵抗群
２１の１つの抵抗R1′の他端と基準電源Vrefとの
間に接続された電源スイツチ１５と、第１の抵抗
群２０及び第２の抵抗群２１で構成される分圧回
路の分圧値を選定する第１の選択回路としての、
アナログ信号入力端子１１、サンプリング回路１
２、コンパレータ１３、制御回路１４、各制御点
に設けられた複数のスイツチ１６及び制御回路１
４からのデイジタル信号Ｄ０，Ｄ１，Ｄ２，Ｄ３
を入力反転出力する４個のインバータ１７と、第
２の抵抗群２１中のどの抵抗に電流を流すかを選
択する第２の選択回路としての制御回路１８と
（ｍ−１）個のスイツチ１９とから成ることから
構成される。なお第２図において抵抗の数は、一
例としてｎ＝16、ｍ＝４として表わしている。
又、電源スイツチ１５とスイツチ１６，１９は
MOSトランジスタで形成される。
すなわち、本実施例の回路は、第１図の従来例
の回路の抵抗群中の抵抗Roを第２の選択回路及
び第２の抵抗群２１で置き替えたものである。
の回路の抵抗群中の抵抗Roを第２の選択回路及
び第２の抵抗群２１で置き替えたものである。
次に、本実施例の動作について説明する。
第２図において、電源スイツチ１５のオン抵抗
値をｒとし、第２の抵抗群が第１図のように、元
のままの抵抗Roであるとすると、抵抗R1〜Roか
ら成る直列抵抗の合成抵抗値は、nR＋ｒとなり、
基準電源Vrefの電圧をVrefとすると、第１及び第
２の抵抗群に流れる電流はVref／（nR＋ｒ）と
なり、従つて電源スイツチ１５のオン抵抗の値に
より分圧値出力がドリフトすることになる。
値をｒとし、第２の抵抗群が第１図のように、元
のままの抵抗Roであるとすると、抵抗R1〜Roか
ら成る直列抵抗の合成抵抗値は、nR＋ｒとなり、
基準電源Vrefの電圧をVrefとすると、第１及び第
２の抵抗群に流れる電流はVref／（nR＋ｒ）と
なり、従つて電源スイツチ１５のオン抵抗の値に
より分圧値出力がドリフトすることになる。
しかし、本実施例においては、基準電源Vrefに
最も近い抵抗Roを、ｍ個の抵抗を並列接続した
第２の抵抗群２１で置き替えて、制御回路１８か
らのドリフト制御信号により、スイツチ１９を閉
じることにより、その合成抵抗値を（Ｒ−ｒ）と
することができる。例えば、抵抗R′1〜R′nの抵抗
値をR′とすると、第２の抵抗群２１の合成抵抗
値は、抵抗R′1を含めスイツチ１９が閉じられた
抵抗の数をm′とすると、R′／m′となる。従つて、
Ｒ−（R′／m′）＝ｒになるように、抵抗値R′と
m′の値を定めれば良い。実際には抵抗値R′を抵
抗値Ｒより大き目に設定して置き、電源スイツチ
１５のオン抵抗値のバラツキに応じてm′の値を
制御回路１８にて選択する。
最も近い抵抗Roを、ｍ個の抵抗を並列接続した
第２の抵抗群２１で置き替えて、制御回路１８か
らのドリフト制御信号により、スイツチ１９を閉
じることにより、その合成抵抗値を（Ｒ−ｒ）と
することができる。例えば、抵抗R′1〜R′nの抵抗
値をR′とすると、第２の抵抗群２１の合成抵抗
値は、抵抗R′1を含めスイツチ１９が閉じられた
抵抗の数をm′とすると、R′／m′となる。従つて、
Ｒ−（R′／m′）＝ｒになるように、抵抗値R′と
m′の値を定めれば良い。実際には抵抗値R′を抵
抗値Ｒより大き目に設定して置き、電源スイツチ
１５のオン抵抗値のバラツキに応じてm′の値を
制御回路１８にて選択する。
かくして、本実施例によると、電源スイツチの
オン抵抗値のバラツキにかかわらず、常に電源ス
イツチのオン抵抗による基準電圧の降下を補償す
ることができるので、ドリフトの無い安定な分圧
値出力が得られる。
オン抵抗値のバラツキにかかわらず、常に電源ス
イツチのオン抵抗による基準電圧の降下を補償す
ることができるので、ドリフトの無い安定な分圧
値出力が得られる。
第３図は本発明の第２の実施例の要部を示す回
路図である。本実施例は、第１の実施例の回路に
おける第２の抵抗群２１を、ｍ個の抵抗R″1〜
R″nを直列接続した第２の抵抗群２１′で置き替
えたものである。なおDR１〜DR４は制御回路
（図示していない。）からのドリフト制御信号であ
る。
路図である。本実施例は、第１の実施例の回路に
おける第２の抵抗群２１を、ｍ個の抵抗R″1〜
R″nを直列接続した第２の抵抗群２１′で置き替
えたものである。なおDR１〜DR４は制御回路
（図示していない。）からのドリフト制御信号であ
る。
いま、抵抗R″1〜R″nの抵抗値をR″とし、ドリ
フト制御信号によりスイツチ１９がオフの数を
m″とすると、第２の抵抗群２１′の合成抵抗値は
m″R″となる。そこで前と同様に、Ｒ−m″R″＝ｒ
になるように、抵抗R″とm″の値を定めれば良い。
実際には抵抗値R″を抵抗値Ｒより小さ目に設定
して置き、電源スイツチ１５のオン抵抗値のバラ
ツキに応じてm″の値を制御回路にて選択する。
フト制御信号によりスイツチ１９がオフの数を
m″とすると、第２の抵抗群２１′の合成抵抗値は
m″R″となる。そこで前と同様に、Ｒ−m″R″＝ｒ
になるように、抵抗R″とm″の値を定めれば良い。
実際には抵抗値R″を抵抗値Ｒより小さ目に設定
して置き、電源スイツチ１５のオン抵抗値のバラ
ツキに応じてm″の値を制御回路にて選択する。
かくして、本実施例においても第１の実施例と
同様に電源スイツチのオン抵抗値のバラツキを補
償することができる。
同様に電源スイツチのオン抵抗値のバラツキを補
償することができる。
なお、これまでの説明において、抵抗R1〜
Ro-1，R′1〜R′n及びR″1〜R″nはそれぞれ同一の
抵抗値を有するとしたけれども、これはその回路
構成の仕方により任意の値をとることができる。
Ro-1，R′1〜R′n及びR″1〜R″nはそれぞれ同一の
抵抗値を有するとしたけれども、これはその回路
構成の仕方により任意の値をとることができる。
（発明の効果）
以上、詳細説明したとおり、本発明によれば、
上記の構成により、電源スイツチ回路のオン抵抗
値にバラツキがあつても、抵抗群による分圧回路
の分圧値にドリフトを生じさせない、アナログ・
デイジタル変換器内蔵の半導体集積回路が得られ
る。
上記の構成により、電源スイツチ回路のオン抵抗
値にバラツキがあつても、抵抗群による分圧回路
の分圧値にドリフトを生じさせない、アナログ・
デイジタル変換器内蔵の半導体集積回路が得られ
る。
第１図は従来の直列抵抗型分圧回路を有するア
ナログデイジタル変換器の一例の要部を示す回路
図、第２図及び第３図はそれぞれ本発明の第１及
び第２の実施例の要部を示す回路図である。 １……アナログ信号入力端子、２……サンプリ
ング回路、３……コンパレータ、４……制御回
路、５……電源スイツチ、６……スイツチ、７…
…インバータ、１１……アナログ信号入力端子、
１２……サンプリング回路、１３……コンパレー
タ、１４……制御回路、１５……電源スイツチ、
１６……スイツチ、１７……インバータ、１８…
…制御回路、１９……スイツチ、２０……第１の
抵抗群、２１，２１′……第２の抵抗群、Ｄ０〜
Ｄ４……デイジタル信号、DR１〜DR４……ド
リフト制御信号、R1〜Ro，R′1〜R′n，R″1〜R″n
……抵抗、GND……接地電位、Ｓ……基準電圧
切断信号、Vref……基準電源。
ナログデイジタル変換器の一例の要部を示す回路
図、第２図及び第３図はそれぞれ本発明の第１及
び第２の実施例の要部を示す回路図である。 １……アナログ信号入力端子、２……サンプリ
ング回路、３……コンパレータ、４……制御回
路、５……電源スイツチ、６……スイツチ、７…
…インバータ、１１……アナログ信号入力端子、
１２……サンプリング回路、１３……コンパレー
タ、１４……制御回路、１５……電源スイツチ、
１６……スイツチ、１７……インバータ、１８…
…制御回路、１９……スイツチ、２０……第１の
抵抗群、２１，２１′……第２の抵抗群、Ｄ０〜
Ｄ４……デイジタル信号、DR１〜DR４……ド
リフト制御信号、R1〜Ro，R′1〜R′n，R″1〜R″n
……抵抗、GND……接地電位、Ｓ……基準電圧
切断信号、Vref……基準電源。
Claims (1)
- １ 第１および第２の端子間に印加される基準電
圧を分圧して複数の分圧電圧を発生する直列抵抗
型分圧回路を有する半導体集積回路において、前
記直列抵抗型分圧回路は、前記第１の端子と第１
の回路節点との間に直列に接続され互いに基準と
なる抵抗値をそれぞれ有する複数の抵抗と、前記
第２の端子と第２の回路節点との間に接続され制
御信号に応答して導通・非導通が制御されるスイ
ツチと、前記第１と第２の回路節点間に設けられ
た抵抗調整回路であつて、複数の抵抗およびこれ
らのうちのどの抵抗に電流を流すかを決定して全
体の合成抵抗値を制御する複数の選択スイツチ手
段を有する抵抗調整回路とを含み、前記複数の選
択スイツチ手段の状態は前記スイツチの導通抵抗
値と前記抵抗調整回路の合成抵抗値との和が前記
基準となる抵抗値と等しくなるように設定されて
いることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12679484A JPS615626A (ja) | 1984-06-20 | 1984-06-20 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12679484A JPS615626A (ja) | 1984-06-20 | 1984-06-20 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS615626A JPS615626A (ja) | 1986-01-11 |
| JPH0582091B2 true JPH0582091B2 (ja) | 1993-11-17 |
Family
ID=14944107
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12679484A Granted JPS615626A (ja) | 1984-06-20 | 1984-06-20 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS615626A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH057157A (ja) * | 1991-06-26 | 1993-01-14 | Mitsubishi Electric Corp | 集積回路 |
| KR100745339B1 (ko) | 2005-11-30 | 2007-08-02 | 삼성에스디아이 주식회사 | 데이터 구동부 및 이를 이용한 유기 발광 표시장치와 그의구동방법 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56132815A (en) * | 1980-03-21 | 1981-10-17 | Nec Corp | Reference step voltage generating circuit |
| JPS58116343U (ja) * | 1982-02-01 | 1983-08-09 | 株式会社光電製作所 | Ａｄ変換器 |
-
1984
- 1984-06-20 JP JP12679484A patent/JPS615626A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS615626A (ja) | 1986-01-11 |
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