JPH0415649B2 - - Google Patents
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- Publication number
- JPH0415649B2 JPH0415649B2 JP56162837A JP16283781A JPH0415649B2 JP H0415649 B2 JPH0415649 B2 JP H0415649B2 JP 56162837 A JP56162837 A JP 56162837A JP 16283781 A JP16283781 A JP 16283781A JP H0415649 B2 JPH0415649 B2 JP H0415649B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- edge
- signal
- falling
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
- H04L7/042—Detectors therefor, e.g. correlators, state machines
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
デジタル信号を取り込む場合、信号に同期した
データストローブパルスを生成し、同パルスによ
り、データを取り込む。本発明は、この信号に同
期したストローブパルスの生成するデータ同期回
路に関するものである。
データストローブパルスを生成し、同パルスによ
り、データを取り込む。本発明は、この信号に同
期したストローブパルスの生成するデータ同期回
路に関するものである。
調歩式同期回路の位相同期信号として、入力デ
ジタル信号のエツジを用いる方法があるが、デー
タ中のドロツプアウト等により外乱を受けたエツ
ジを用いると同期が乱される。
ジタル信号のエツジを用いる方法があるが、デー
タ中のドロツプアウト等により外乱を受けたエツ
ジを用いると同期が乱される。
そこで我々は、外乱を受けたエツジを除去する
ために立ち上がり、立ち下がりエツジ間、立ち下
がり、立ち上がりエツジ間に間隔を計数し許容さ
れる長さのエツジのみによつて同期をはかる有効
な方法を出願した。
ために立ち上がり、立ち下がりエツジ間、立ち下
がり、立ち上がりエツジ間に間隔を計数し許容さ
れる長さのエツジのみによつて同期をはかる有効
な方法を出願した。
その後の検討により伝送系の伝達特性や信号取
り込み回路の特性により、入力デジタル信号の立
ち下がり、立ち上がりの伝達特性の違いが生じた
場合、以下の問題が生じる。
り込み回路の特性により、入力デジタル信号の立
ち下がり、立ち上がりの伝達特性の違いが生じた
場合、以下の問題が生じる。
この問題を、第１図のタイムチヤートを用いて
詳細に説明する。
詳細に説明する。
ａは、記録信号パターンであり、ｂはその再生
出力信号パターンの一例である。ここで、ｂをデ
ータスライスする場合には、最適比較レベルを、
e1とした場合、e2とした場合、e3とした場合があ
るとする。
出力信号パターンの一例である。ここで、ｂをデ
ータスライスする場合には、最適比較レベルを、
e1とした場合、e2とした場合、e3とした場合があ
るとする。
まず、e1の場合には、正のパターンが縮少し負
のパターンが伸長する〔（ｃ）の出力となる。〕。
e2の場合には、最適なスライスレベルであり、そ
の出力ｄは記録信号ａと一致する。次にスライス
レベルが基準レベルより下がつた場合のe3では、
出力は正のパターンが伸長し、負のパターンが縮
少したｅとなり、誤りを発生する。
のパターンが伸長する〔（ｃ）の出力となる。〕。
e2の場合には、最適なスライスレベルであり、そ
の出力ｄは記録信号ａと一致する。次にスライス
レベルが基準レベルより下がつた場合のe3では、
出力は正のパターンが伸長し、負のパターンが縮
少したｅとなり、誤りを発生する。
他方、コンパレーターの特性上、立ち上がり時
間と立ち下がり時間とで異なつた場合も同様な問
題を発生する。ｆはその一例であり、e2レベルで
スライスした時、立ち上がり時間より、立ち下が
り時間の方が長くなつた場合である。したがつ
て、エツジタイミングがずれる結果となる。上記
の場合に立ち上がり、立ち下がりエツジ間隔、立
ち下がり、立ち上がりエツジ間隔を計数して、位
相同期信号を抽出する上記方法では、抽出数が減
少し、その結果ジツターマージンが低下したり、
同期化できない場合があつた。
間と立ち下がり時間とで異なつた場合も同様な問
題を発生する。ｆはその一例であり、e2レベルで
スライスした時、立ち上がり時間より、立ち下が
り時間の方が長くなつた場合である。したがつ
て、エツジタイミングがずれる結果となる。上記
の場合に立ち上がり、立ち下がりエツジ間隔、立
ち下がり、立ち上がりエツジ間隔を計数して、位
相同期信号を抽出する上記方法では、抽出数が減
少し、その結果ジツターマージンが低下したり、
同期化できない場合があつた。
本発明の目的は、外乱を受けたエツジでは、同
期化しないと共に、スライスレベルの変動やコン
パレータの特性差が生じても、同期化が可能なデ
ータ同期回路を提供するにある。
期化しないと共に、スライスレベルの変動やコン
パレータの特性差が生じても、同期化が可能なデ
ータ同期回路を提供するにある。
このため、本発明では、入力信号の立上がりも
しくは、立下がりの一方のみを検出することによ
つて、上記の立上りから立下りまでのタイミング
ズレが生じても、立上りから立下りまでは、第１
図からわかるようにタイミングズレが生じない。
しくは、立下がりの一方のみを検出することによ
つて、上記の立上りから立下りまでのタイミング
ズレが生じても、立上りから立下りまでは、第１
図からわかるようにタイミングズレが生じない。
この一方のエツジの時間間隔を計数し、信号フ
オーマツト上許容されるタイミングのエツジを抽
出し、この抽出されたエツジのみで同期化をはか
ることにより、外乱を受けたエツジが除去でき
る。
オーマツト上許容されるタイミングのエツジを抽
出し、この抽出されたエツジのみで同期化をはか
ることにより、外乱を受けたエツジが除去でき
る。
本発明を、具体的な実施例により、詳細に説明
する。
する。
第２図に、本発明を含むデータ同期回路の構成
の原理を示す。
の原理を示す。
２は、立ち下がりエツジ検出回路で、例えば、
遅延手段と論理回路により、入力デイジタル信号
１の立ち下がりエツジ時にエツジ信号３あを出力
する。この立ち下がりエツジ信号３により計数回
路５をクリアする。この計数回路５は、上記クリ
ア時間以外は、信号４を計数する。この計数回路
５の出力６をデコーダ７によりデコード出力８を
得る。このデコード出力８をラツチ回路１０によ
り信号９のタイミングでラツチする。このラツチ
出力１１と、上記立ち上がりエツジ信号３とを、
アンドゲート１２で一致をとり、一致出力１３を
得る。この一致出力１３を信号１４をクロツクパ
ルスとする調歩式同期回路１５の位相同期信号と
し、データストローブパルス１６を生成する。
遅延手段と論理回路により、入力デイジタル信号
１の立ち下がりエツジ時にエツジ信号３あを出力
する。この立ち下がりエツジ信号３により計数回
路５をクリアする。この計数回路５は、上記クリ
ア時間以外は、信号４を計数する。この計数回路
５の出力６をデコーダ７によりデコード出力８を
得る。このデコード出力８をラツチ回路１０によ
り信号９のタイミングでラツチする。このラツチ
出力１１と、上記立ち上がりエツジ信号３とを、
アンドゲート１２で一致をとり、一致出力１３を
得る。この一致出力１３を信号１４をクロツクパ
ルスとする調歩式同期回路１５の位相同期信号と
し、データストローブパルス１６を生成する。
次に第３図のタイムチヤートにより、第２図の
動作を詳細に説明する。入力デジタル信号１は周
期がＴの連続パルスであり、Ａ及びＢでエツジの
タイミングずれが生じているものとする。
動作を詳細に説明する。入力デジタル信号１は周
期がＴの連続パルスであり、Ａ及びＢでエツジの
タイミングずれが生じているものとする。
この信号に対して、立ち下がりエツジ３を得
る。立ち下がりエツジ３でリセツトされた計数回
路５の出力をデコードした８と、８をラツチした
出力１１を示す。１１は、リセツトされた時刻か
ら、nT（ｎ１，ｎは整数。以下同じ）の時刻に
あり、幅Twとなるように、設定する。このラツ
チ出力１１と、立ち下がりエツジ３との一致出力
が１３である。
る。立ち下がりエツジ３でリセツトされた計数回
路５の出力をデコードした８と、８をラツチした
出力１１を示す。１１は、リセツトされた時刻か
ら、nT（ｎ１，ｎは整数。以下同じ）の時刻に
あり、幅Twとなるように、設定する。このラツ
チ出力１１と、立ち下がりエツジ３との一致出力
が１３である。
ここで、Ｂの次のＣの正常な立ち下がりエツジ
信号も阻止されるため、これを防いだ回路が第４
図である。
信号も阻止されるため、これを防いだ回路が第４
図である。
第４図は、第２図の回路に、調歩式同期回路１
５の出力１７をデコードし、デコード出力１９を
得るデコーダ１８と、デコード出力８と、デコー
ド出力１９のオア出力２１を得る、オアゲート２
０を加えたものである。したがつて一致出力１３
は立ち下がりエツジ信号３と、オア出力２１を信
号９でラツチしたラツチ出力１１とのアンドを取
つたものとなる。
５の出力１７をデコードし、デコード出力１９を
得るデコーダ１８と、デコード出力８と、デコー
ド出力１９のオア出力２１を得る、オアゲート２
０を加えたものである。したがつて一致出力１３
は立ち下がりエツジ信号３と、オア出力２１を信
号９でラツチしたラツチ出力１１とのアンドを取
つたものとなる。
第５図に、第４図のタイムチヤートを掲げてそ
の動作を説明する。入力デジタル信号は、第２図
と同様である。
の動作を説明する。入力デジタル信号は、第２図
と同様である。
デコード出力８を、第２図と同様に、計数回路
５がクリアされた時刻から、nT後にTw幅のラツ
チ出力１１が得られるように設定する。それに対
して、デコード出力１９は、一致出力１３によつ
て位相同期される調歩式同期回路１５のデコード
値であるから、一致出力１３を出力した時刻から
nT後に、幅TGのパルスを出力することが出来
る。
５がクリアされた時刻から、nT後にTw幅のラツ
チ出力１１が得られるように設定する。それに対
して、デコード出力１９は、一致出力１３によつ
て位相同期される調歩式同期回路１５のデコード
値であるから、一致出力１３を出力した時刻から
nT後に、幅TGのパルスを出力することが出来
る。
このデコード出力８，１９のオアをとつてラツ
チした出力１１を示す。したがつて、異常なエツ
ジＢの次の立ち下がりエツジＣの信号は、位相同
期信号として通過することとなる。
チした出力１１を示す。したがつて、異常なエツ
ジＢの次の立ち下がりエツジＣの信号は、位相同
期信号として通過することとなる。
さらに、正常な立ち下がりエツジで同期化をは
かつた位相に対して、その位相を乱すことのない
立ち上がりエツジをも位相同期信号として抽出す
る回路を第６図に示し説明する。
かつた位相に対して、その位相を乱すことのない
立ち上がりエツジをも位相同期信号として抽出す
る回路を第６図に示し説明する。
第６図は、第４図に、次のごとく加えたもので
ある。即ち、１から２１までは、第４図と同様で
あり、入力デジタル信号１の立ち上がりエツジを
検出し、立ち上がりエツジ信号２３を生成する検
出回路２２、及び、デコード出力１９を、信号９
でラツチし、ラツチ出力２５を得るラツチ回路２
４、ラツチ出力２５と、前記立ち上がりエツジ信
号２３との一致出力２７を得るアンドゲート２
６、一致出力２７と、一致出力１３とのオアをと
り、位相同期信号２９を得る、オアゲート２８で
ある。
ある。即ち、１から２１までは、第４図と同様で
あり、入力デジタル信号１の立ち上がりエツジを
検出し、立ち上がりエツジ信号２３を生成する検
出回路２２、及び、デコード出力１９を、信号９
でラツチし、ラツチ出力２５を得るラツチ回路２
４、ラツチ出力２５と、前記立ち上がりエツジ信
号２３との一致出力２７を得るアンドゲート２
６、一致出力２７と、一致出力１３とのオアをと
り、位相同期信号２９を得る、オアゲート２８で
ある。
第７図に、このタイムチヤートを掲げ詳細に説
明する。入力デジタル信号１は、前述と同様の信
号である立ち上がりエツジ信号２３を示す。すで
に説明の終えた、一致出力１３と、デコード出力
１９を示す。デコード出力１９をラツチした出力
２５を示す。ラツチ出力２５は、前述の如く、位
相同期信号からnT後に、TG幅のパルスとなるか
ら、立ち上がりエツジ信号２３との一致出力２７
を得る。一致出力２７と一致出力１３とのオア出
力２９が、位相同期信号となる。
明する。入力デジタル信号１は、前述と同様の信
号である立ち上がりエツジ信号２３を示す。すで
に説明の終えた、一致出力１３と、デコード出力
１９を示す。デコード出力１９をラツチした出力
２５を示す。ラツチ出力２５は、前述の如く、位
相同期信号からnT後に、TG幅のパルスとなるか
ら、立ち上がりエツジ信号２３との一致出力２７
を得る。一致出力２７と一致出力１３とのオア出
力２９が、位相同期信号となる。
なお、第２図、第４図の立ち上がりエツジ信号
３を立ち上がりエツジと、第６図の立ち下がりエ
ツジ信号３と立ち上がりエツジ信号２３を互いに
入れかえても良い。
３を立ち上がりエツジと、第６図の立ち下がりエ
ツジ信号３と立ち上がりエツジ信号２３を互いに
入れかえても良い。
本発明によれば、立ち下がり、立ち上がりもし
くは、立ち上がり、立ち下がりエツジ間隔を計数
してエツジを抽出する場合、スライスレベル変動
や、コンパレータの特性差によつて、抽出率が低
下していたものが、立ち下がり、立ち上がりエツ
ジの、いずれか一方を用いる本発明においては、
抽出率が変動することなく、安定に同期化するこ
とができる。その結果、外乱によるエツジで乱れ
ることなく、さらにスライスレベル変動やコンパ
レータの特性差に依存することなく、同期化でき
る。また、抽出率が低下しないことから、データ
ストローブクロツクのジツター追随マージンが確
保される。
くは、立ち上がり、立ち下がりエツジ間隔を計数
してエツジを抽出する場合、スライスレベル変動
や、コンパレータの特性差によつて、抽出率が低
下していたものが、立ち下がり、立ち上がりエツ
ジの、いずれか一方を用いる本発明においては、
抽出率が変動することなく、安定に同期化するこ
とができる。その結果、外乱によるエツジで乱れ
ることなく、さらにスライスレベル変動やコンパ
レータの特性差に依存することなく、同期化でき
る。また、抽出率が低下しないことから、データ
ストローブクロツクのジツター追随マージンが確
保される。
また、立ち下がりから立ち上がり、もしくは、
立ち上がりから立ち下がりエツジ間隔を計数し
て、エツジの抽出を行う方式では、例えば第７図
のようにエツジが移動し、丁度ＡとＢの長さがＴ
となつた場合に、そのエツジの除去が出来ない
が、本発明では、除去可能としている。
立ち上がりから立ち下がりエツジ間隔を計数し
て、エツジの抽出を行う方式では、例えば第７図
のようにエツジが移動し、丁度ＡとＢの長さがＴ
となつた場合に、そのエツジの除去が出来ない
が、本発明では、除去可能としている。
第１図は伝達特性の説明図、第２図は、立ち下
がりエツジ間隔を計数して、位相同期をはかるデ
ータ同期回路の一実施例の構成図、第３図は、そ
のタイムチヤート、第４図は第２図で抽出されな
かつた正常な立ち上がりエツジをも抽出して、位
相同期をはかるデータ同期回路の一実施例の構成
図、第５図はそのタイムチヤート図、第６図は第
４図の位相同期信号に対して、正常な位相の立ち
下がりエツジをも抽出して、位相同期をはかるデ
ータ同期回路の一実施例の構成図、第７図はその
タイムチヤート図である。 １……入力デジタル信号、２……立ち上がりエ
ツジ検出回路、２２……立ち上がりエツジ検出回
路、５……計数回路、１５……調歩式同期回路。
がりエツジ間隔を計数して、位相同期をはかるデ
ータ同期回路の一実施例の構成図、第３図は、そ
のタイムチヤート、第４図は第２図で抽出されな
かつた正常な立ち上がりエツジをも抽出して、位
相同期をはかるデータ同期回路の一実施例の構成
図、第５図はそのタイムチヤート図、第６図は第
４図の位相同期信号に対して、正常な位相の立ち
下がりエツジをも抽出して、位相同期をはかるデ
ータ同期回路の一実施例の構成図、第７図はその
タイムチヤート図である。 １……入力デジタル信号、２……立ち上がりエ
ツジ検出回路、２２……立ち上がりエツジ検出回
路、５……計数回路、１５……調歩式同期回路。
Claims (1)
- １ 入力されるデイジタル信号に対し、このデイ
ジタル信号に同期したクロツクを再生するデータ
同期回路において、デイジタル信号の立上り（又
は立ち下がり）エツジを検出するエツジ検出回路
と、エツジ検出回路の出力信号の立上り（又は立
ち下がり）エツジの間隔を計数する計数回路と、
この計数回路の出力信号が供給され、入力された
デイジタル信号の立上り（又は立ち下がり）エツ
ジの間隔が伝送レートで決まる所定の間隔である
ことを示す特定の計数値を抽出する第１のデコー
ダ回路と、この第１のデコーダ回路の出力信号を
ひとつの入力とする論理和手段と、この論理和手
段の出力と前記エツジ検出回路の出力信号との一
致を検出する一致回路と、この一致回路の出力信
号により初期状態となり、入力されたデイジタル
信号に同期したクロツクを発生する調歩式同期回
路と、この調歩式同期回路の出力信号が供給さ
れ、入力されたデイジタル信号の立上り（又は立
下がり）エツジの間隔が伝送レートで決まる所定
の間隔であることを示す特定の計数値を抽出する
第２のデコーダ回路とを備え、この第２のデコー
ダ回路の出力を前記論理和手段の他方の入力とす
ることを特徴とするデータ同期回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56162837A JPS5864840A (ja) | 1981-10-14 | 1981-10-14 | デ−タ同期回路 |
| US06/422,190 US4611335A (en) | 1981-09-30 | 1982-09-23 | Digital data synchronizing circuit |
| GB08227465A GB2109203B (en) | 1981-09-30 | 1982-09-27 | Digital data synchronizing circuit |
| DE19823236311 DE3236311A1 (de) | 1981-09-30 | 1982-09-30 | Datensynchronisierer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56162837A JPS5864840A (ja) | 1981-10-14 | 1981-10-14 | デ−タ同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5864840A JPS5864840A (ja) | 1983-04-18 |
| JPH0415649B2 true JPH0415649B2 (ja) | 1992-03-18 |
Family
ID=15762182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56162837A Granted JPS5864840A (ja) | 1981-09-30 | 1981-10-14 | デ−タ同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5864840A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3083221B2 (ja) * | 1992-11-11 | 2000-09-04 | 株式会社日立製作所 | ディジタル信号再生装置及びディジタル信号再生方法 |
-
1981
- 1981-10-14 JP JP56162837A patent/JPS5864840A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5864840A (ja) | 1983-04-18 |
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