JPH0418485B2 - - Google Patents
Info
- Publication number
- JPH0418485B2 JPH0418485B2 JP15370081A JP15370081A JPH0418485B2 JP H0418485 B2 JPH0418485 B2 JP H0418485B2 JP 15370081 A JP15370081 A JP 15370081A JP 15370081 A JP15370081 A JP 15370081A JP H0418485 B2 JPH0418485 B2 JP H0418485B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- edge
- signal
- output
- digital signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000003708 edge detection Methods 0.000 claims description 8
- 230000001360 synchronised effect Effects 0.000 claims description 6
- 230000005540 biological transmission Effects 0.000 claims 1
- 239000000284 extract Substances 0.000 claims 1
- 238000000034 method Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 238000013481 data capture Methods 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B27/00—Editing; Indexing; Addressing; Timing or synchronising; Monitoring; Measuring tape travel
- G11B27/10—Indexing; Addressing; Timing or synchronising; Measuring tape travel
- G11B27/19—Indexing; Addressing; Timing or synchronising; Measuring tape travel by using information detectable on the record carrier
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
- H04L7/042—Detectors therefor, e.g. correlators, state machines
Landscapes
- Signal Processing For Digital Recording And Reproducing (AREA)
Description
【発明の詳細な説明】
本発明はデイジタル信号の同期化を図るデータ
同期回路に関するものである。
同期回路に関するものである。
デイジタル信号の同期化方式としては、信号の
ジツターやドロツプアウトに対してデータの取り
込み誤りを低減するため、タンク回路を用いデー
タとの同期化を図る方式やPLLを用いて、デー
タのジツターと同一のレートの信号を生成する方
式がある。さらに上記方式により生成された信号
または一定周期の信号により調歩式同期化を図る
方式がある。しかし上記方式において、入力デー
タを用いて同期化を図つた場合、データ中のドロ
ツプアウトにより同期が乱される欠点があつた。
ジツターやドロツプアウトに対してデータの取り
込み誤りを低減するため、タンク回路を用いデー
タとの同期化を図る方式やPLLを用いて、デー
タのジツターと同一のレートの信号を生成する方
式がある。さらに上記方式により生成された信号
または一定周期の信号により調歩式同期化を図る
方式がある。しかし上記方式において、入力デー
タを用いて同期化を図つた場合、データ中のドロ
ツプアウトにより同期が乱される欠点があつた。
本発明の目的は、上記した従来の欠点をなく
し、入力信号中のフオーマツトで許容された間隔
のエツジによりのみ同期化を図るようにしてドロ
ツプアウト等によるデータ同期の乱れをなくすよ
うにしたデータ同期回路を提供するにある。
し、入力信号中のフオーマツトで許容された間隔
のエツジによりのみ同期化を図るようにしてドロ
ツプアウト等によるデータ同期の乱れをなくすよ
うにしたデータ同期回路を提供するにある。
デイジタル信号を取り込む場合、先ず信号に同
期したデータストローブパルスを生成し、同信号
によりデータを取り込む。本発明はこの信号に同
期したデータストローブパルスの生成法に関する
ものである。
期したデータストローブパルスを生成し、同信号
によりデータを取り込む。本発明はこの信号に同
期したデータストローブパルスの生成法に関する
ものである。
このためには、入力信号のエツジを検出し、同
エツジにより同期化を図る。しかしこ方式では信
号中のドロツプアウトによりエツジのタイミング
がズレた場合同期が乱れる事になる。本発明で
は、ドロツプアウト等により発生したズレたタイ
ミングのエツジを除くために、信号フオーマツト
上許容されたタイミングのエツジのみを抽出し、
この抽出されたエツジでのみ同期化を図るように
したものである。
エツジにより同期化を図る。しかしこ方式では信
号中のドロツプアウトによりエツジのタイミング
がズレた場合同期が乱れる事になる。本発明で
は、ドロツプアウト等により発生したズレたタイ
ミングのエツジを除くために、信号フオーマツト
上許容されたタイミングのエツジのみを抽出し、
この抽出されたエツジでのみ同期化を図るように
したものである。
本発明を具体的な１実施例により詳細に説明す
る。第１図に本発明を含むデータ同期回路の構成
を示す。入力デイジタル信号１はエツジ検出回路
２によりエツジ信号３を生成する。このエツジ信
号３により計数回路５をリセツトする。この計数
回路５は上記リセツト同期以外は信号４を計数す
る。この計数回路５の出力６をデコーダ７により
デコードし、デコード出力８を得る。このデコー
ド出力８をラツチ回路１０により信号９のタイミ
ングでラツチする。このラツチ出力１１と上記エ
ツジ信号３とを、アンドゲート１２で一致をと
り、一致出力１３の得る。この一致出力１３を信
号１４をクロツクパルスとする調歩式同期回路１
５の同期信号とし、データストローブパルス１６
を生成する。
る。第１図に本発明を含むデータ同期回路の構成
を示す。入力デイジタル信号１はエツジ検出回路
２によりエツジ信号３を生成する。このエツジ信
号３により計数回路５をリセツトする。この計数
回路５は上記リセツト同期以外は信号４を計数す
る。この計数回路５の出力６をデコーダ７により
デコードし、デコード出力８を得る。このデコー
ド出力８をラツチ回路１０により信号９のタイミ
ングでラツチする。このラツチ出力１１と上記エ
ツジ信号３とを、アンドゲート１２で一致をと
り、一致出力１３の得る。この一致出力１３を信
号１４をクロツクパルスとする調歩式同期回路１
５の同期信号とし、データストローブパルス１６
を生成する。
次に第２図のタイムチヤートにより本発明を更
に詳細に説明する。入力デイジタル信号１で破線
が正常時のエツジで、雑音等によりエツジがズレ
た場合の例である。同信号中エツジ間隔Ｔが正常
な場合で、Ｔ≠T′≠T″となつている。このよう
な信号に対しエツジ出力３が得られる。エツジ出
力３でリセツトさるカウンタのデコーダ出力８を
示す。デコーダ出力８のラツチ出力１１を示す。
このラツチ出力１１とエツジ出力３との一致出力
１３を示す。この一致出力１３は正常な間隔の信
号によウエツジ信号であり、この信号により該調
波式同期回路１５の同期化を図る事により、雑音
等により誤つた同期を避ける事が出来る。ここで
該デコーダ７のデコード値は例えば正常なエツジ
間隔より１クロツク短い値とし、ラツチ回路出力
１１で正常な間隔のエツジ信号と同相する。
に詳細に説明する。入力デイジタル信号１で破線
が正常時のエツジで、雑音等によりエツジがズレ
た場合の例である。同信号中エツジ間隔Ｔが正常
な場合で、Ｔ≠T′≠T″となつている。このよう
な信号に対しエツジ出力３が得られる。エツジ出
力３でリセツトさるカウンタのデコーダ出力８を
示す。デコーダ出力８のラツチ出力１１を示す。
このラツチ出力１１とエツジ出力３との一致出力
１３を示す。この一致出力１３は正常な間隔の信
号によウエツジ信号であり、この信号により該調
波式同期回路１５の同期化を図る事により、雑音
等により誤つた同期を避ける事が出来る。ここで
該デコーダ７のデコード値は例えば正常なエツジ
間隔より１クロツク短い値とし、ラツチ回路出力
１１で正常な間隔のエツジ信号と同相する。
次にエツジ検出回路２を第３図の回路図により
更に詳細に説明する。エツジ検出回路２の基本構
成は第３図ｂで表わされる。入力デイジタル信号
１は遅延回路２２により遅延し、この遅延出力２
３と入力デイジタル信号１とをＥ−OR回路１８
に入力し、同出力３がエツジ信号となる。ここで
エツジ信号幅は遅延回路２２の遅延時間で決ま
る。この遅延回路２２としては遅延線等の遅延素
子やシフトレジスタ等が用いられる。このシフト
レジスタを用いた方式を第３図ａに示す。
更に詳細に説明する。エツジ検出回路２の基本構
成は第３図ｂで表わされる。入力デイジタル信号
１は遅延回路２２により遅延し、この遅延出力２
３と入力デイジタル信号１とをＥ−OR回路１８
に入力し、同出力３がエツジ信号となる。ここで
エツジ信号幅は遅延回路２２の遅延時間で決ま
る。この遅延回路２２としては遅延線等の遅延素
子やシフトレジスタ等が用いられる。このシフト
レジスタを用いた方式を第３図ａに示す。
入力デイジタル信号１を初段Ｄ−FF１７に入
力し、同出力１９を２段目のＤ−FF１７に入力
し同出力２０を得る。この両出力１９，２０をＥ
−OR回路１８の入力とし、エツジ出力３を生成
する。ここでエツジ出力３の幅は、Ｄ−FF１７
のクロツクパルス２１の周期に等しくなる。この
クロツクパルス２１を計数回路５の信号４および
ラツチ回路１０の信号９を等しいクロツクパルス
とする事により、アンドゲート１２で両入力信号
３，１１を同期させることができる。
力し、同出力１９を２段目のＤ−FF１７に入力
し同出力２０を得る。この両出力１９，２０をＥ
−OR回路１８の入力とし、エツジ出力３を生成
する。ここでエツジ出力３の幅は、Ｄ−FF１７
のクロツクパルス２１の周期に等しくなる。この
クロツクパルス２１を計数回路５の信号４および
ラツチ回路１０の信号９を等しいクロツクパルス
とする事により、アンドゲート１２で両入力信号
３，１１を同期させることができる。
このように本発明によれば、エツジ間隔をカウ
ンターによりゲーテイングしている為、比較的長
いエツジ間隔でも容易に構成できる。またエツジ
間隔のゲートをするのに、１クロツク以上のデコ
ード値を設定し、同値を１ビツトシフトする事に
よりエツジ間隔を生成しており、カウンター自身
を２系統設けたり且つ厳しいタイミングマージン
をつけずに、エツジ間隔を順次計数し、且つ同エ
ツジとの一致を取る事が可能となる。さらにデコ
ード値を変える事により複数のエツジ間隔の抽出
およびエツジの抽出範囲の設定が可能となる。
ンターによりゲーテイングしている為、比較的長
いエツジ間隔でも容易に構成できる。またエツジ
間隔のゲートをするのに、１クロツク以上のデコ
ード値を設定し、同値を１ビツトシフトする事に
よりエツジ間隔を生成しており、カウンター自身
を２系統設けたり且つ厳しいタイミングマージン
をつけずに、エツジ間隔を順次計数し、且つ同エ
ツジとの一致を取る事が可能となる。さらにデコ
ード値を変える事により複数のエツジ間隔の抽出
およびエツジの抽出範囲の設定が可能となる。
第１図は本発明によるデータ同期回路の実施例
を示す構成図、第２図は該実施例の動作を示すタ
イムチヤート図、第３図はエツジ検出回路の実施
例を示す回路図である。 ２：エツジ検出回路、３：計数回路。
を示す構成図、第２図は該実施例の動作を示すタ
イムチヤート図、第３図はエツジ検出回路の実施
例を示す回路図である。 ２：エツジ検出回路、３：計数回路。
Claims (1)
- １ 入力されるデイジタル信号に対し、このデイ
ジタル信号に同期したクロツクを再生するデータ
同期回路において、デイジタル信号のエツジを検
出するエツジ検出回路と、エツジ検出回路の出力
信号の間隔を計数する第１の計数回路と、この第
１の計数回路の出力信号が供給され、入力された
デイジタル信号のエツジ間隔が伝送レートで決ま
る所定の間隔であることを示す特定の計数値を抽
出するデコーダ回路と、このデコーダ回路の出力
信号と上記エツジ検出回路の出力信号との一致を
検出する一致回路と、この一致回路の出力信号に
より、初期状態となり、入力されたデイジタル信
号に同期したクロツクを発生する第２の計数回路
とを備えていることを特徴とするデータ同期回
路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15370081A JPS5856212A (ja) | 1981-09-30 | 1981-09-30 | デ−タ同期回路 |
| US06/422,190 US4611335A (en) | 1981-09-30 | 1982-09-23 | Digital data synchronizing circuit |
| GB08227465A GB2109203B (en) | 1981-09-30 | 1982-09-27 | Digital data synchronizing circuit |
| DE19823236311 DE3236311A1 (de) | 1981-09-30 | 1982-09-30 | Datensynchronisierer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15370081A JPS5856212A (ja) | 1981-09-30 | 1981-09-30 | デ−タ同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5856212A JPS5856212A (ja) | 1983-04-02 |
| JPH0418485B2 true JPH0418485B2 (ja) | 1992-03-27 |
Family
ID=15568196
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15370081A Granted JPS5856212A (ja) | 1981-09-30 | 1981-09-30 | デ−タ同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5856212A (ja) |
-
1981
- 1981-09-30 JP JP15370081A patent/JPS5856212A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5856212A (ja) | 1983-04-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4320525A (en) | Self synchronizing clock derivation circuit for double frequency encoded digital data | |
| JPS6226103B2 (ja) | ||
| JPS6053940B2 (ja) | フレ−ムシンクロナイザにおける書き込み禁止制御回路 | |
| JP2637800B2 (ja) | 同期機能不全検出 | |
| JPS648952B2 (ja) | ||
| JPS5856212A (ja) | デ−タ同期回路 | |
| JPH0218636B2 (ja) | ||
| JPH07307727A (ja) | データ信号のサンプリング方法及びその回路 | |
| JPH0728787Y2 (ja) | ビデオデイスク再生装置のタイムベース補正回路 | |
| JPH0542070B2 (ja) | ||
| JPS6042957A (ja) | フレ−ム同期信号の検出回路 | |
| JPH0415649B2 (ja) | ||
| JP3364943B2 (ja) | クロックスキュー補正回路 | |
| JPS61152140A (ja) | デ−タ同期回路 | |
| JP3408131B2 (ja) | 水平同期信号検出回路 | |
| JP2573213B2 (ja) | 水平同期信号再生回路 | |
| JPH04227164A (ja) | 垂直同期信号分離回路 | |
| JPH0276429A (ja) | クロック再生回路 | |
| JPH05300470A (ja) | クロック信号生成回路 | |
| JPS6240841A (ja) | フレ−ム同期保護回路 | |
| JPS5864842A (ja) | デイジタル同期回路 | |
| JPS625550B2 (ja) | ||
| JPS63190429A (ja) | 復調回路 | |
| JPH05167881A (ja) | 入力信号エラー検出回路 | |
| JPS6038067B2 (ja) | 垂直同期回路 |