JPH04156706A - 出力回路 - Google Patents
出力回路Info
- Publication number
- JPH04156706A JPH04156706A JP2282872A JP28287290A JPH04156706A JP H04156706 A JPH04156706 A JP H04156706A JP 2282872 A JP2282872 A JP 2282872A JP 28287290 A JP28287290 A JP 28287290A JP H04156706 A JPH04156706 A JP H04156706A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- input
- mos transistor
- transistor
- differential amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/02—Shaping pulses by amplifying
- H03K5/023—Shaping pulses by amplifying using field effect transistors
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、アナログ信号のサンプリングに用いられる出
力回路に関する。
力回路に関する。
従来の技術
第２図は、アナログ入力電圧をサンプリングするのに用
いられる従来の出力回路の構成を示す回路図である。
いられる従来の出力回路の構成を示す回路図である。
トランスミッションゲート１２は、入力端子１１から入
力されてくるアナログ入力電圧をサンプリグするための
ゲートであり、このトランスミッションゲート１２が導
通する所定時間ごとにアナログ入力電圧がサンプリング
される。
力されてくるアナログ入力電圧をサンプリグするための
ゲートであり、このトランスミッションゲート１２が導
通する所定時間ごとにアナログ入力電圧がサンプリング
される。
上記トランスミッションゲート１２の次段には、差動増
幅器１４とバッファ１５とからなる電圧フォロワ回路１
３が構成され、上記トランスミッションゲート１２によ
ってサンプリングされた入力電圧は１対１の電圧比で電
圧フォロワ回路１３の出力端子１６から出力される。
幅器１４とバッファ１５とからなる電圧フォロワ回路１
３が構成され、上記トランスミッションゲート１２によ
ってサンプリングされた入力電圧は１対１の電圧比で電
圧フォロワ回路１３の出力端子１６から出力される。
上記差動増幅器１４は、カレントミラー回路１７を構成
するＰチャネル型のＭＯＳトランジスタＱｌｌ、Ｑ１２
と、入力トランジスタとなるＮチャネル型のＭｏＳトラ
ンジスタＱ１３と、出力トランジスタとなるＮチャネル
型のＭＯＳトランジスタＱ１４と、定電流源となるＮチ
ャネル型のＭＯＳトランジスタＱ１５とで構成されてい
る０Ｍ０ＳトランジスタＱｌｌ、Ｑ１２のソースは定電
圧部ＶＤＤに接続され、またＭＯＳトランジスタＱ１５
のゲートはバイアス電源Ｖｂｌｌ接続され、そのトラン
ジスタのソースは接地されている。
するＰチャネル型のＭＯＳトランジスタＱｌｌ、Ｑ１２
と、入力トランジスタとなるＮチャネル型のＭｏＳトラ
ンジスタＱ１３と、出力トランジスタとなるＮチャネル
型のＭＯＳトランジスタＱ１４と、定電流源となるＮチ
ャネル型のＭＯＳトランジスタＱ１５とで構成されてい
る０Ｍ０ＳトランジスタＱｌｌ、Ｑ１２のソースは定電
圧部ＶＤＤに接続され、またＭＯＳトランジスタＱ１５
のゲートはバイアス電源Ｖｂｌｌ接続され、そのトラン
ジスタのソースは接地されている。
また、上記バッファ１５は、定電圧源ＶＤＤとグランド
間に直列に接続されたＮチャネル型のＭ○Ｓトランジス
タＱ１６．Ｑ１７で構成されている。ＭＯＳトランジス
タＱ１６．Ｑ１７の接続点は出力端子１６と差動増幅器
１４のＭＯＳトランジスタＱ１４のゲートとに接続され
ている。また差動増幅器１４の出力を入力する入力トラ
ンジスタとなるＭｏＳトランジスタＱ１６は、そのゲー
トが差動増幅器１４の出力端子となるＭＯ８Ｉ−ランジ
スタＱ１４のドレインに接続され、さらにそのＭＯＳト
ランジスタＱ１６゛のソースおよびバックゲートは出力
端子１６に接続されてソースフォロワ構成とされている
。ＭＯＳトランジスタＱ１７のゲートはバイアス電源Ｖ
ｂ１２に接続されている。
間に直列に接続されたＮチャネル型のＭ○Ｓトランジス
タＱ１６．Ｑ１７で構成されている。ＭＯＳトランジス
タＱ１６．Ｑ１７の接続点は出力端子１６と差動増幅器
１４のＭＯＳトランジスタＱ１４のゲートとに接続され
ている。また差動増幅器１４の出力を入力する入力トラ
ンジスタとなるＭｏＳトランジスタＱ１６は、そのゲー
トが差動増幅器１４の出力端子となるＭＯ８Ｉ−ランジ
スタＱ１４のドレインに接続され、さらにそのＭＯＳト
ランジスタＱ１６゛のソースおよびバックゲートは出力
端子１６に接続されてソースフォロワ構成とされている
。ＭＯＳトランジスタＱ１７のゲートはバイアス電源Ｖ
ｂ１２に接続されている。
上記出力回路の基本的動作は以下の通りである。
トランスミッションゲート１２によってサンプリグされ
た入力電圧は差動増幅器１４の入力トランジスタである
ＭＯＳトランジスタＱ１３のゲートに入力され、その入
力電圧の増減に応じて出力トランジスタであるＭＯＳト
ランジスタＱ１４のトレイン電圧が増減する。そのドレ
イン電圧はバッファ１５のＭＯＳトランジスタＱ１６の
ゲートに与えられ、そのドレイン電圧の増減に応じて、
つまり差動増幅器１４への入力電圧の増減に応じてＭＯ
ＳトランジスタＱ１６のオン動作時の抵抗（以下、オン
抵抗と呼ぶ）が増減し、その結果、トランスミッション
ゲート１２でサンプリグされた入力電圧と同じ電圧が出
力端子１６から出力される。
た入力電圧は差動増幅器１４の入力トランジスタである
ＭＯＳトランジスタＱ１３のゲートに入力され、その入
力電圧の増減に応じて出力トランジスタであるＭＯＳト
ランジスタＱ１４のトレイン電圧が増減する。そのドレ
イン電圧はバッファ１５のＭＯＳトランジスタＱ１６の
ゲートに与えられ、そのドレイン電圧の増減に応じて、
つまり差動増幅器１４への入力電圧の増減に応じてＭＯ
ＳトランジスタＱ１６のオン動作時の抵抗（以下、オン
抵抗と呼ぶ）が増減し、その結果、トランスミッション
ゲート１２でサンプリグされた入力電圧と同じ電圧が出
力端子１６から出力される。
発明が解決しようとする課題
しかしながら、上述した従来の出力回路では、差動増幅
器１４への入力電圧がＭＯＳトランジスタＱ１３のしき
い値電圧以下では、そのＭＯＳトランジスタＱ１３がオ
フ状態となって差動増幅器１４が動作しなくなる。つま
り、出力電圧の下限がＭＯＳトランジスタＱ１３のしき
い値電圧によって制限される。
器１４への入力電圧がＭＯＳトランジスタＱ１３のしき
い値電圧以下では、そのＭＯＳトランジスタＱ１３がオ
フ状態となって差動増幅器１４が動作しなくなる。つま
り、出力電圧の下限がＭＯＳトランジスタＱ１３のしき
い値電圧によって制限される。
一方、出力端子１６における最大出力電圧は、バッファ
１５を構成するＭＯＳトランジスタＱ１６のしきい値電
圧によって制約を受ける。つまり、出力電圧は、定電圧
源ＶＤＤからＭＯＳトランジスタＱ１６のしきい値電圧
分を差し引いた電圧以下に制限される。
１５を構成するＭＯＳトランジスタＱ１６のしきい値電
圧によって制約を受ける。つまり、出力電圧は、定電圧
源ＶＤＤからＭＯＳトランジスタＱ１６のしきい値電圧
分を差し引いた電圧以下に制限される。
その結果、定電圧電源ＶＤＤに対して有効となる入出力
電圧の範囲がそれだけ狭くなるという問題点があった。
電圧の範囲がそれだけ狭くなるという問題点があった。
したがって、本発明の目的は、有効な入出力電圧の範囲
が広く、電源電圧の利用効率を高めることのできる出力
回路を提供することである。
が広く、電源電圧の利用効率を高めることのできる出力
回路を提供することである。
課題を解決するための手段
本発明は、アナログ入力電圧をサンプリングするサンプ
リングゲートと、 前記サンプリングゲートがサンプリングした電圧を、Ｐ
チャネル型ＭＯＳトランジスタを入力トランジスタとし
て入力する差動増幅器と、ソースフォロワ構成のＮチャ
ネル型ＭＯＳトランジスタによって前記差動増幅器の出
力電圧を入力するバッファとを備えたことを特徴とする
出力回路である。
リングゲートと、 前記サンプリングゲートがサンプリングした電圧を、Ｐ
チャネル型ＭＯＳトランジスタを入力トランジスタとし
て入力する差動増幅器と、ソースフォロワ構成のＮチャ
ネル型ＭＯＳトランジスタによって前記差動増幅器の出
力電圧を入力するバッファとを備えたことを特徴とする
出力回路である。
作 用
本発明に従えば、差動増幅器の入力トランジスタがＰチ
ャネル型のＭＯＳトランジスタによって構成されている
ので、差動増幅器が動作可能な入力電圧の下限は差動増
幅器における低電位側電源電圧の電位まで下げられるこ
とになり、それだけ有効な入出力電圧の範囲が広がり電
源電圧の利用効率が向上する。
ャネル型のＭＯＳトランジスタによって構成されている
ので、差動増幅器が動作可能な入力電圧の下限は差動増
幅器における低電位側電源電圧の電位まで下げられるこ
とになり、それだけ有効な入出力電圧の範囲が広がり電
源電圧の利用効率が向上する。
実施例
第１図は本発明の一実施例である出力回路の構成を示す
回路図である。
回路図である。
トランスミッションゲート２は、入力端子１がら入力さ
れてくるアナログ入力電圧をサンプリグするためのゲー
トであり、このトランスミッションゲート２が導通する
所定時間ごとにアナログ入力電圧がサンプリングされる
。
れてくるアナログ入力電圧をサンプリグするためのゲー
トであり、このトランスミッションゲート２が導通する
所定時間ごとにアナログ入力電圧がサンプリングされる
。
上記トランスミッションゲート２の次段には、差動増幅
器４とバッファ５とからなる電圧フォロワ回路３が構成
され、上記トランスミッションゲート２によってサンプ
リングされた電圧は１対１の電圧比で電圧フォロワ回路
３の出力端子６から取り出される。
器４とバッファ５とからなる電圧フォロワ回路３が構成
され、上記トランスミッションゲート２によってサンプ
リングされた電圧は１対１の電圧比で電圧フォロワ回路
３の出力端子６から取り出される。
上記差動増幅器４は、カレントミラー回路７を構成する
Ｎチャネル型のＭＯＳトランジスタＱｌ。
Ｎチャネル型のＭＯＳトランジスタＱｌ。
Ｑ２と、入力トランジスタとなるＰチャネル型のＭＯＳ
トランジスタＱ３と、出力トランジスタとなるＰチャネ
ル型のＭＯＳトランジスタＱ４と、定電流源となるＰチ
ャネル型のＭＯＳトランジスタＱ５とで構成されている
。
トランジスタＱ３と、出力トランジスタとなるＰチャネ
ル型のＭＯＳトランジスタＱ４と、定電流源となるＰチ
ャネル型のＭＯＳトランジスタＱ５とで構成されている
。
カレントミラー回路７を構成するＭＯＳトランジスタＱ
ｌ、Ｑ２のソースは低電位側の定電圧電源■ＳＳである
グランドに接地され、ＭＯＳトランジスタＱ５のゲート
はバイアス電源Ｖｂｌに接続され、そのソースは高電位
側の定電圧電源ＶＤＤに接続されている０Ｍ０８トラン
ジスタＱｌ。
ｌ、Ｑ２のソースは低電位側の定電圧電源■ＳＳである
グランドに接地され、ＭＯＳトランジスタＱ５のゲート
はバイアス電源Ｖｂｌに接続され、そのソースは高電位
側の定電圧電源ＶＤＤに接続されている０Ｍ０８トラン
ジスタＱｌ。
Ｑ２のゲートは互いに接続され、ＭＯＳトランジスタＱ
１のゲートおよびドレインはＭＯＳトランジスタＱ３の
ドレインに、ＭＯＳトランジスタＱ２のドレインはＭＯ
ＳトランジスタＱ４のドレインにそれぞれ接続されてい
る０Ｍ０８トランジスタＱ３．Ｑ４のソースはともにＭ
ｏＳトランジスタＱ５のドレインに接続されている。
１のゲートおよびドレインはＭＯＳトランジスタＱ３の
ドレインに、ＭＯＳトランジスタＱ２のドレインはＭＯ
ＳトランジスタＱ４のドレインにそれぞれ接続されてい
る０Ｍ０８トランジスタＱ３．Ｑ４のソースはともにＭ
ｏＳトランジスタＱ５のドレインに接続されている。
また、上記バッファ５は、定電圧１１［ＶＤＤとグラン
ド間に直列に接続されたＮチャネル型のＭＯＳトランジ
スタＱ６．Ｑ７で構成されている。すなわち、ＭＯＳト
ランジスタＱ６のドレインは定電圧電源ＶＤＤに、その
トランジスタＱ６のソースはＭＯＳトランジスタＱ７の
トレインに接続され、そのトランジスタＱ７のソースは
接地されている。ＭＯＳトランジスタＱ６とＭＯＳトラ
ンジスタＱ７との接続点Ｎは出力端子６と差動増幅器４
のＭＯＳトランジスタＱ４のゲートとに接続されている
。出力端子６はＭＯＳトランジスタＱ６のバックゲート
にも接続されている。
ド間に直列に接続されたＮチャネル型のＭＯＳトランジ
スタＱ６．Ｑ７で構成されている。すなわち、ＭＯＳト
ランジスタＱ６のドレインは定電圧電源ＶＤＤに、その
トランジスタＱ６のソースはＭＯＳトランジスタＱ７の
トレインに接続され、そのトランジスタＱ７のソースは
接地されている。ＭＯＳトランジスタＱ６とＭＯＳトラ
ンジスタＱ７との接続点Ｎは出力端子６と差動増幅器４
のＭＯＳトランジスタＱ４のゲートとに接続されている
。出力端子６はＭＯＳトランジスタＱ６のバックゲート
にも接続されている。
また差動増幅器４の出力電圧を入力する入力トランジス
タとなる上記ＭＯ３トランジスタＱ６は、そのゲートが
差動増幅器４の出力端子であるＭ０ＳトランジスタＱ４
のドレインに接続され、そのトランジスタＱ４のソース
は出力端子６に接続されており、これによってＭＯＳト
ランジスタＱ６はソースフォロワ構成とされている。
タとなる上記ＭＯ３トランジスタＱ６は、そのゲートが
差動増幅器４の出力端子であるＭ０ＳトランジスタＱ４
のドレインに接続され、そのトランジスタＱ４のソース
は出力端子６に接続されており、これによってＭＯＳト
ランジスタＱ６はソースフォロワ構成とされている。
ＭＯＳトランジスタＱ７のゲートはバイアス電源Ｖｂ２
に接続されている。
に接続されている。
つぎに、上記出力回路の動作について説明する。
トランスミッションゲート２によってサンプリグされた
入力電圧は差動増幅器４の入力トランジスタであるＭＯ
ＳトランジスタＱ３のゲートに入力される。
入力電圧は差動増幅器４の入力トランジスタであるＭＯ
ＳトランジスタＱ３のゲートに入力される。
ＭＯＳトランジスタＱ５によって構成される定電流源と
、ＭＯＳトランジスタＱｌ、Ｑ２によって構成されるカ
レントミラー回路７との作用によって、ＭＯＳトランジ
スタＱ３．Ｑｌを流れる電流と、ＭＯＳトランジスタＱ
４．Ｑ２を流れる電流は一定かつ同一に保たれる。その
結果、ＭＯＳトランジスタＱ３のゲートに入力される電
圧がたとえば下降してＭＯＳトランジスタＱ３のオン抵
抗が減少しそのドレイン電圧が上昇すると、それに応じ
てカレントミラー回路７の働きによって出力トランジス
タであるＭＯＳトランジスタＱ４のドレイン電圧も下降
する。そのドレイン電圧はバッファ５のＭＯＳトランジ
スタＱ６のゲート電圧として与えられるので、ＭＯＳト
ランジスタＱ６のオン抵抗は増加し、それだけ出力端子
６から取り出される出力電圧は下降する。逆に、トラン
スミッションゲート２から差動増幅器４に入力される入
力電圧が上昇すると、同様にして出力端子６の出力電圧
はその分だけ上昇する。
、ＭＯＳトランジスタＱｌ、Ｑ２によって構成されるカ
レントミラー回路７との作用によって、ＭＯＳトランジ
スタＱ３．Ｑｌを流れる電流と、ＭＯＳトランジスタＱ
４．Ｑ２を流れる電流は一定かつ同一に保たれる。その
結果、ＭＯＳトランジスタＱ３のゲートに入力される電
圧がたとえば下降してＭＯＳトランジスタＱ３のオン抵
抗が減少しそのドレイン電圧が上昇すると、それに応じ
てカレントミラー回路７の働きによって出力トランジス
タであるＭＯＳトランジスタＱ４のドレイン電圧も下降
する。そのドレイン電圧はバッファ５のＭＯＳトランジ
スタＱ６のゲート電圧として与えられるので、ＭＯＳト
ランジスタＱ６のオン抵抗は増加し、それだけ出力端子
６から取り出される出力電圧は下降する。逆に、トラン
スミッションゲート２から差動増幅器４に入力される入
力電圧が上昇すると、同様にして出力端子６の出力電圧
はその分だけ上昇する。
このようにして、トランスミッションゲート２から差動
増幅器４に入力される入力電圧と同じ出力電圧が出力端
子６から取り出される。
増幅器４に入力される入力電圧と同じ出力電圧が出力端
子６から取り出される。
上記動作において、差動増幅器４における入力トランジ
スタであるＭｏＳトランジスタＱ３はＰチャネル型であ
るため、そのゲートに入力される入力電圧がそのトラン
ジスタＱ３のしきい値電圧を越えるとトランジスタＱ３
はオフとなり、差動増幅器は動作しなくなるが、入力電
圧がそれ以下の値つまりグランドレベルまでの値である
限りトランジスタＱ３はオンとなり、差動増幅器４は動
作可能となる。すなわち、この差動増幅器４の鳩舎、グ
ランド電位からトランジスタＱ３のしきい値電圧までの
範囲の入力電圧が有効となる。
スタであるＭｏＳトランジスタＱ３はＰチャネル型であ
るため、そのゲートに入力される入力電圧がそのトラン
ジスタＱ３のしきい値電圧を越えるとトランジスタＱ３
はオフとなり、差動増幅器は動作しなくなるが、入力電
圧がそれ以下の値つまりグランドレベルまでの値である
限りトランジスタＱ３はオンとなり、差動増幅器４は動
作可能となる。すなわち、この差動増幅器４の鳩舎、グ
ランド電位からトランジスタＱ３のしきい値電圧までの
範囲の入力電圧が有効となる。
そこで、予めトランジスタＱ３のしきい値電圧を、バッ
ファのＭＯＳトランジスＱ６のしきい値電圧ｖｔｈで制
約される出力電圧の上限、つまり定電圧電源ＶＤＤの電
源電圧から上記しきい値電圧ｖｔｈだけ差し引いた電圧
値に一致させておくことによって、有効な入力電圧の上
限値を、出力電圧の上限値つまり最大出力電圧に一致さ
せることができる。その結果、この出力回路では、入力
電圧の有効範囲が下限側において拡大された分だけ、入
出力電圧の有効範囲が拡大されることになる。
ファのＭＯＳトランジスＱ６のしきい値電圧ｖｔｈで制
約される出力電圧の上限、つまり定電圧電源ＶＤＤの電
源電圧から上記しきい値電圧ｖｔｈだけ差し引いた電圧
値に一致させておくことによって、有効な入力電圧の上
限値を、出力電圧の上限値つまり最大出力電圧に一致さ
せることができる。その結果、この出力回路では、入力
電圧の有効範囲が下限側において拡大された分だけ、入
出力電圧の有効範囲が拡大されることになる。
発明の効果
以上のように、本発明の出力回路によれば、差動増幅器
の入力トランジスタをＰチャネル型のＭＯＳトランジス
タで構成しているので、差動増幅器が動作可能な入力電
圧の下限は差動増幅器の低電位側電源電圧の電位まで下
げられることになり、それだけ有効な入出力電圧の範囲
が広がり電源電圧の利用効率が向上する。
の入力トランジスタをＰチャネル型のＭＯＳトランジス
タで構成しているので、差動増幅器が動作可能な入力電
圧の下限は差動増幅器の低電位側電源電圧の電位まで下
げられることになり、それだけ有効な入出力電圧の範囲
が広がり電源電圧の利用効率が向上する。
第１図は本発明の一実施例である出力回路の構成を示す
回路図、第２図は従来の出力回路の構成を示す回路図で
ある。 ２・・・トランジッションゲート、４・・・差動増幅器
、５・・・バッファ、Ｑ３・・・Ｐチャネル型ＭＯＳト
ランジスタ、Ｑ６・・・Ｎチャネル型ＭＯ３トランジス
タ代理人 弁理士 西教 圭一部
回路図、第２図は従来の出力回路の構成を示す回路図で
ある。 ２・・・トランジッションゲート、４・・・差動増幅器
、５・・・バッファ、Ｑ３・・・Ｐチャネル型ＭＯＳト
ランジスタ、Ｑ６・・・Ｎチャネル型ＭＯ３トランジス
タ代理人 弁理士 西教 圭一部
Claims (1)
- 【特許請求の範囲】 アナログ入力電圧をサンプリングするサンプリングゲー
トと、 前記サンプリングゲートがサンプリングした電圧を、Ｐ
チャネル型ＭＯＳトランジスタを入力トランジスタとし
て入力する差動増幅器と、 ソースフォロワ構成のＮチャネル型ＭＯＳトランジスタ
によって前記差動増幅器の出力電圧を入力するバッファ
とを備えたことを特徴とする出力回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2282872A JP2628785B2 (ja) | 1990-10-19 | 1990-10-19 | 出力回路 |
| US07/774,830 US5189318A (en) | 1990-10-19 | 1991-10-11 | Analog signal extracting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2282872A JP2628785B2 (ja) | 1990-10-19 | 1990-10-19 | 出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04156706A true JPH04156706A (ja) | 1992-05-29 |
| JP2628785B2 JP2628785B2 (ja) | 1997-07-09 |
Family
ID=17658180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2282872A Expired - Fee Related JP2628785B2 (ja) | 1990-10-19 | 1990-10-19 | 出力回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5189318A (ja) |
| JP (1) | JP2628785B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04297119A (ja) * | 1990-09-28 | 1992-10-21 | Toshiba Corp | 半導体集積回路 |
| JPH0637626A (ja) * | 1992-03-27 | 1994-02-10 | Toshiba Corp | バイアス電流供給回路 |
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| US5563587A (en) * | 1994-03-21 | 1996-10-08 | Rosemount Inc. | Current cancellation circuit |
| JP3392271B2 (ja) * | 1995-11-02 | 2003-03-31 | シャープ株式会社 | 演算増幅回路 |
| DE19713832C1 (de) * | 1997-04-03 | 1998-11-12 | Siemens Ag | Eingangsverstärker für Eingangssignale mit steilen Flanken |
| JP3047869B2 (ja) * | 1997-09-26 | 2000-06-05 | 日本電気株式会社 | 出力振幅調整回路 |
| KR20070012972A (ko) * | 2005-07-25 | 2007-01-30 | 삼성전자주식회사 | 표시 장치, 그 구동 장치 및 방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4463588A (en) * | 1982-03-22 | 1984-08-07 | Greis Howard A | Skewed-axis cylindrical die rolling |
| US4462002A (en) * | 1982-05-24 | 1984-07-24 | Rca Corporation | Trimming circuits for precision amplifier |
| US4503340A (en) * | 1982-09-16 | 1985-03-05 | Honeywell Inc. | CMOS Window detector with hysteresis |
| US4990862A (en) * | 1986-02-24 | 1991-02-05 | Sony Corporation | Output stage for solid-state image pick-up device |
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1991
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