JPH04157673A

JPH04157673A - 位相同期回路

Info

Publication number: JPH04157673A
Application number: JP28161790A
Authority: JP
Inventors: Sadayoshi Sakagami; 坂上　節良
Original assignee: Tokico Ltd
Current assignee: Hitachi Ltd
Priority date: 1990-10-19
Filing date: 1990-10-19
Publication date: 1992-05-29

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】「産業上の利用分野」この発明は磁気ディスク装置等のデータ弁別回路に用い
て好適な位相同期回路に関する。

し従来の技術」従来の磁気ディスク装置等のデータ弁別回路に用いられ
る位相同期回路は、制御電圧によって発振信号の周波数
が制御される電圧制御発振回路（以下、ｖＣＯという）
と、入力信号の位相と発振信号の位相とを比較し、その
位相差に応じた位相差パルスを出力する位相比較回路と
、位相差パルスをアナログ信号に変換するチャージポン
プ回路と、チャージポンプ回路の出力信号を平滑化する
ローパスフィルタ（以下、ＬＰＦという）とから構成さ
れ、ＬＰＦの出力信号がｖＣＯに制御電圧として入力さ
れ、発振信号の周波数が制御される閉ループ回路となっ
ている。

「発明が解決しようとする課題」ところで、上述した従来の位相同期回路においては、系
の特性、安定性、同期化のための系の整定時間など、回
路設計性能の評価が複雑であるという欠点があった。

また、回路素子のばらつきによって特性の変化が発生す
るという欠点があった。

さらに、回路の長時間の安定性に不安が残るという問題
があった。

加えて、系の整定（位相同期）時間が必要であるという
欠点があった。

この発明は上述した事情に鑑みてなされたもので、回路
素子がばらついても特性が変化せず、また、長時間安定
した特性を示し、さらに、系の整定に時間を要しない位
相同期回路を提供することを目的としている。

「課題を解決するための手段」この発明は、所定周期の発振信号を出力する発振回路と
、前記発振信号をそれぞれ所定期間遅延した複数の遅延
信号をそれぞれ出力する複数の遅延素子と、同期開始が
指示された後、入力されるデータパルス列の先頭パルス
のＨ”レベルヲ前記複数の遅延信号のいずれかの立ち上
がりエツジにより検出し、その検出に関与した遅延信号
に基づいてクロックを生成するクロ、り生成回路とを具
備することを特徴としている。

「作用」この発明によれば、まず、クロック生成回路は、同期開
始が指示された後、データパルス列が入力されると、デ
ータパルス列の先頭パルスの”１−１”レベルを複数の
遅延信号のいずれかの立ち上がり工。

ジにより検出する。

次に、クロック生成回路は、上述した検出に関与した遅
延信号に基ついてクロックを生成する。

「実施例」以下、図面を参照してこの発明の一実施例について説明
する。第１図はこの発明の一実施例による位相同期回路
の構成を示すブロック図である。

第１図において、１は発振回路であり、第２図（ｇ）に
示すデータパルス列Ｓｐの最小パルス間隔の２倍の周期
を有し、データパルス列ＳＰとは非同期の発振信号Ｓｃ
を出力する。２．〜２４はそれぞれ入力信号を所定期間
遅延してそれぞれ遅延信号Ｓ８１〜ＳＤ４として出力す
る遅延素子である。

また、３１〜３．はそれぞれアンドゲートであり、第１
の入力端にそれぞれ入力される発振信号Ｓｃあるいは遅
延信号ＳＤ＋”Ｓｏ＊を第２の入力端に入力される信号
によってゲートしてそれぞれ第２図（ａ）〜（ｅ）に示
す信号Ｓ。゛あるいは信号Ｓ１’〜Ｓ　ｌ）４′として
出力する。

さらに、４１〜４．はそれぞれＤタイプのフリップフロ
ップであり、七ノド端子Ｓが電源電圧Ｖ　ｃｃに接続さ
れていると共に、リセット端子Ｒに図示せぬ制御回路か
ら送信され、入力端子６から入力された同期開始指示信
号ＳＴ（第２図（ｆ）参照）がそれぞれ入力される。ま
た、これらのフリシブフロ、プ４１〜４Ｓは、それぞれ
のデータ入力端子りに図示せぬデータパルス発生回路か
ら出力され、入力端子６から入力されるデータパルス列
ｓｐ（第２図（ｇ）参照）が入力されると共に、それぞ
れのクロック入力端子に信号Ｓｃ“あるいは信号３　、
、＋〜Ｓ　Ｄ４°が入力される。

加えて、７１は４人力のアンドゲートであり、第１の入
力端にフリップフロップ４．の出力端子頁から出力され
るゲート信号Ｓ。が入力され、第２の入力端にフリップ
フロップ４３の出力端干すから出力されるゲート信号Ｓ
。！が入力され、第３の入力端にフリップフロップ４４
の出力端子頁から出力されるゲート信号Ｓ。４が入力さ
れ、第４の入力端にフリップフロップ４ｓの出力端子頁
から出力されるゲート信号Ｓ　ａｓが入力される。また
、アンドゲート７１の出力信号は、アンドゲート３゜の
第２の入力端に入力される。

７、は４人力のアンドゲートであり、第】の入力端にフ
リップフロップ４．０出力端子回から出力されるゲート
信号Ｓｃｌが入力され、第２の入力端にフリップフロッ
プ４３の出力端干すから出力されるゲート信号Ｓａｓが
入力され、第３の入力端にフ’Ｊ　ｙブフロシブ４４の
出力端干すから出力されるゲート信号Ｓ　Ｃ４が入力さ
れ、第４の入力端にフリノブフｏ　’ｙシブ、の出力端
子頁から出力されるゲート信号ＳＣＳが入力される。ま
た、アンドゲート７、の出力信号は、アンドゲート３．
の第２の入力端に入力される。

７、は４人力のアンドゲートであり、第１の入力端にフ
リップフロップ４１の出力端干すから出力されるゲート
信号Ｓ０１が入力され、第２の入力端にフリップフロ・
７ブ４ｔの出力端子頁から出力されるゲート信号Ｓ。、
が入力され、第３の入力端にフリ、ブフロンブ４４の出
力端子頁から出力されるゲート信号ＳＯ４か入力され、
第４の入力端にフリップフロップ４５の出力端子頁から
出力されるゲート信号Ｓ　ａｓか入力される。また、ア
ンドゲート７、の出力信号は、アンドゲート３．の第２
の入力端に入力される。

７４は４人力のアンドゲートであり、第１の入力端にフ
リ・ノブフロップ４．の出力端子頁から出力されるゲー
ト信号ＳＣ＋が入力され、第２の入力端にフリップフロ
ップ４．の出力端干すから出力されるゲート信号Ｓ０．
が入力され、第３の入力端にフリップフロップ４３の出
力端子頁から出力されるゲート信号Ｓ。、が入力され、
第４の入力端にフリップフロシブ４Ｓの出力端子頁から
出力されるゲート信号Ｓｃｓか入力される。また、アン
ドゲート７４の出力信号は、アンドゲート３４の第２の
入力端に入力される。

７５は４人力のアンドゲートであり、第１の入力端にフ
リシブフロップ４．の出力端子頁から出力されるゲート
信号Ｓｃ＋が入力され、第２の入力端にフリップフロッ
プ４．の出力端子頁から出力されるゲート信号Ｓ６．が
入力され、第３の入力端にフリップフロップ４３の出力
端子頁から出力されるゲート信号Ｓ　ａｓが入力され、
第４の入力端にフリップフロップ４４の出力瑞子石から
出力されるゲート信号Ｓｃ４が入力される。また、アン
ドゲート７、の出力信号は、アンドゲート３．の第２の
入力端に入力される。

また、８は５人力のノアゲートであり、第１の入力端に
信号Ｓｃ’が入力され、第２の入力端にＳゎ、′が入力
され、第３の入力端にＳ。、゛が入力され、第４の入力
端に信号Ｓ　Ｄｌｌ”が入力され、第５の入力端に信号
ＳＤ４゛が入力され、出力端子から信号Ｓｅｘが出力さ
れる。９は信号Ｓｅｔの周期を１／２に分周して分周信
号ＳＮを出力する分周回路である。

さらに、１０は分局信号ＳＮが出力される出力端子、１
１はデータパルス列ＳＰが出力される出力端子である。

このような構成において、入力端子５を介して入力され
る同期開始指示信号ＳＴが、第２図（ｆ）に示すように
、Ｌ”レベルから″Ｈ’レベルになった後、第２図（ｇ
）に示すデータパルス列ＳＰが入力端子６を介して入力
されると、フリップフロップ４．〜４．は、それぞれク
ロック入力端子に入力される信号Ｓｃ”および信号ＳＤ
＋”〜Ｓ　ｌ）４′の立ち上がり工、ジによってそれぞ
れのデータ入力端子りに入力されるデータパルス列Ｓｐ
の先頭パルスＳｐ、の”Ｈ”レベルを検出する。今の場
合、フリップフロップ４．がデータパルス列Ｓ、、の先
頭パルスＳＰ１を検出する。

これにより、フリ・ノブフロップ４．の出力瑞子回の出
力信号Ｓ。！のレベルが、第２図（ｈ）に示すように、
′Ｈ”レベルから″Ｌ″レベルとなる。従って、アンド
ゲート７、および７３〜７．の出力信号のレベルが”Ｈ
″レベルら″Ｌ″レベルとなるので、アンドゲート３１
および３．〜３．から信号Ｓｃ’および信号Ｓ□°〜Ｓ
ＯＳ”が出力されなくなり、フリシブフロップ４．およ
び４３〜４５におけるデータパルス列ＳＰの先頭パルス
ＳＰＩの”Ｈ”レベルを検出する動作（位相検出動作）
が停止される。

以上説明した動作によって信号Ｓ　ＤＩ’かクロ。

りとして選択され、ノアゲート８に入力されて反転され
、第２図（＋）に示す信号Ｓｃｘとして出力される。

そして、分周回路９は、信号ｓｅｘの立ち上がり工／ジ
毎にその周期を１／２に分周し、第２図（ｊ）および（
ｋ）に示す”Ｈ”レベルのデータセルＤと”Ｌ″レベル
クロックセルＣからなる１ビツトセルの分周信号ＳＮを
出力する。これにより、分局信号Ｓ、ｌが出力端子１０
から出力される。また、データパルス列ＳＰは出力端子
１１からそのまま出力される。

以上説明した動作により、分局信号８つがデータパルス
列ＳＰと位相同期したことになる。

次に、Ｍ　Ｆ　Ｍ　（Ｍｏｄｉｆｉｅｄ　Ｆ　ｒｅｑｕ
ｅｎｃｙ　Ｍｏｄｕｌａｔｉｏｎ）規則に従って分周信
号Ｓ８およびデータパルス列Ｓｐから図示せぬデータ復
調回路がデータを復調する動作について説明する。

まず、データ復調回路は、第２図（ｇ）および（ｊ）に
示すように、分局信号ＳＨのパルスＳ８ゎ、の”Ｈ”レ
ベル中央にデータパルス列ＳＰｔの立ち上がりを検知し
、データセルＤに”１”を得、クロックセルＣに０″を
得る。

これにより、第２図（ｍ）に示すように、ビットセルＳ
Ｂの先頭Ｓ１は、”１”というデータに復調される。

以下、データ復調回路は、第２図（ｇ）および（Ｊ）に
示すように、分周信号Ｓ、ｌのパルスＳ。０．の″Ｈル
ベルにデータパルス列Ｓ０の立ち上がりを、パルスＳ　
ｘｏｓの”Ｈ”レベルにデータパルス列５Ｉｌｌ。

の立ち上がりを、パルスＳ　１１０？の”Ｈ″レベルデ
ータパルス列ＳＤ７の立ち上がりを、それぞれ検知し、
データセルＤに”１”を得、クロックセルＣに０”を得
る。

これにより、第２図（ｍ）に示すように、ビットセルＳ
□＋５ＢＩｌおよびＳ１１’＋は、”１″というデータ
に復調される。

また、データ復調回路は、第２図（ｇ）および（ｊ）の
分周信号ＳＭのパルスＳ　ＭＤＳと５ａｌｅ％に示すよ
うに、データセルＤにもクロックセルＣにも共に、デー
タパルスＳ、を検知しない場合には、第２図（ｍ）に示
すように、ビットセルＳ□は、”０”というデータに復
調される。

さらに、データ復調回路は、第２図（ｇ）および（ｉ）
の分周（Ｓ　号Ｓ　、のパルスＳＮ。、の”Ｌ”レベル
にデータパルス列Ｓ５の立ち上がりを、パルスＳＭＣ４
の”Ｌ″レベルデータパルス列ｓｐｓの立ち上がりを、
それぞれ検知し、データセルＤに“Ｏ”を得、クロック
セルＣに１″を得る。

これにより、第２図（ｍ）に示すように、ビットセルＳ
０およびＳ□は、”０″というデータに復調される。

以上説明した一連の動作により、発振信号Ｓｃと非同期
なデータパルス列ＳＰは、その位相が同期化されること
により、データビット［１１０００１１］に復調される
。

以上説明したように、この発明は、発振回路１の発振信
号Ｓ。の周期そのものを変化させることなく、発振信号
Ｓｃを多段階に遅延させた遅延信号５ｆｌｌ−８Ｄ４に
より非同期なデータノくルス列Ｓｐの位相を選択検出し
、データパルス列ＳＰに同期化した分局信号ＳＮを生成
するようにしたので、回路素子がばらついても特性が変
化せず、また、長時間安定した特性を示し、さらに、系
の整定に時間を要しない。

「発明の効果」以上説明したように、この発明によれば、以下に示す効
果が得られる。

■　回路素子のばらつきによる影響を低減できる。

■　経時的なあるいは外部的な要因による動作不安定等
の影響を低減できる。

■　長時間に亙って安定した特性が得られる。

■　この発明による位相同期回路を磁気ディスク装置に
適用すれば、電圧制御発振回路の引き込み動作に用いら
れる冗長データ列を短縮することができるので、磁気デ
ィスク装置を高容量化できる。

■　回路特性の評価および回路設計が容易になる。

■　回路構成が単純なため、ローコスト化できる。

【図面の簡単な説明】

第１図はこの発明の一実施例による位相同期回路の構成
を示すブｏｙり図、第２図は第１図の回路各部に入出力
される信号のタイミングチャートである。１・・・・・・発振回路、２１〜２４・・・・遅延素子
、３．〜３％、７１〜７％・・・・・アンドゲート、４
．〜４．・・・・・フリップフロップ、５．６・・・・
・入力端子、８　・　ノアゲート、９・・・・・・分局
回路、１０．１１・・・・出力端子。

Claims

【特許請求の範囲】所定周期の発振信号を出力する発振回路と、前記発振信
号をそれぞれ所定期間遅延した複数の遅延信号をそれぞ
れ出力する複数の遅延素子と、同期開始が指示された後
、入力されるデータパルス列の先頭パルスの”Ｈ”レベ
ルを前記複数の遅延信号のいずれかの立ち上がりエッジ
により検出し、その検出に関与した遅延信号に基づいて
クロックを生成するクロック生成回路とを具備することを特徴とする位相同期回路。