JPH04157828A - 伝送装置におけるフレーム同期方式 - Google Patents
伝送装置におけるフレーム同期方式Info
- Publication number
- JPH04157828A JPH04157828A JP28319290A JP28319290A JPH04157828A JP H04157828 A JPH04157828 A JP H04157828A JP 28319290 A JP28319290 A JP 28319290A JP 28319290 A JP28319290 A JP 28319290A JP H04157828 A JPH04157828 A JP H04157828A
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- Japan
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- frame
- bit
- multiplexed
- transmission device
- signal
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
ディジタルデータ伝送システムにおける同期多重化信号
のフレーム同期方式に関し、 シリアル／パラレル変換回路を必要とせず、フレーム同
期回路は安価な低速のデバイスで構成できる、効率的な
同期多重化信号のフレーム同期方式を提供することを目
的とし、 複数ビットで構成され、同一のパターン信号のｎ個のフ
レーム信号を多重化した主信号データとともに多重化し
て伝送する伝送装置おいて、送信側の伝送装置に、ｎ個
のフレーム信号をビット毎に多重化して出力するビット
多重部を設け、ビット多重部の出力を該主信号データと
ともに多重化して一定の周波数で出力し、受信側の伝送
装置に、上記周波数の１ ／ ｎで動作し、送信側の伝
送装置から伝送されてきた入力信号データからフレーム
信号の同期をとってフレーム信号を見つけるフレーム同
期部を設けて構成する。
のフレーム同期方式に関し、 シリアル／パラレル変換回路を必要とせず、フレーム同
期回路は安価な低速のデバイスで構成できる、効率的な
同期多重化信号のフレーム同期方式を提供することを目
的とし、 複数ビットで構成され、同一のパターン信号のｎ個のフ
レーム信号を多重化した主信号データとともに多重化し
て伝送する伝送装置おいて、送信側の伝送装置に、ｎ個
のフレーム信号をビット毎に多重化して出力するビット
多重部を設け、ビット多重部の出力を該主信号データと
ともに多重化して一定の周波数で出力し、受信側の伝送
装置に、上記周波数の１ ／ ｎで動作し、送信側の伝
送装置から伝送されてきた入力信号データからフレーム
信号の同期をとってフレーム信号を見つけるフレーム同
期部を設けて構成する。
本発明は、ディジタルデータ伝送システムにおける同期
多重化信号のフレーム同期方式の改良に関するものであ
る。
多重化信号のフレーム同期方式の改良に関するものであ
る。
最近の伝送システムの同期網化にともない、効率的な同
期多重化信号のフレーム同期方式が要望されている。
期多重化信号のフレーム同期方式が要望されている。
第５図は一例の５ＴＳ−３のフレーム構成図である。
第６図は一例のフレーム同期方式を示すブロック図であ
る。
る。
第７図は従来例の５ＴＳ−３の環バイト多重によるフレ
ーム構成図である。
ーム構成図である。
ディジタルデータ伝送システムにおけるフレーム同期方
式において、Ａ１、Ａ２をそれぞれ８ビツトからなるフ
レームバイトとすると、第５図に示すように例えば３バ
イト多重化したフレーム構成（ＳＴＳ−８）が用いられ
てきた。例えばＡＩ、Ａ２をそれぞれ、 ＡＩ＝”１ｌｌ１０１１０”、 Ａ２＝″００１０１０００″ （第７図■、■参照）とすると、５ＴＳ−３の場合従来
は第７図■、■に示すようなフレーム構成を用いてきた
。
式において、Ａ１、Ａ２をそれぞれ８ビツトからなるフ
レームバイトとすると、第５図に示すように例えば３バ
イト多重化したフレーム構成（ＳＴＳ−８）が用いられ
てきた。例えばＡＩ、Ａ２をそれぞれ、 ＡＩ＝”１ｌｌ１０１１０”、 Ａ２＝″００１０１０００″ （第７図■、■参照）とすると、５ＴＳ−３の場合従来
は第７図■、■に示すようなフレーム構成を用いてきた
。
尚、第５図において、Ｂｌ、Ｂ２はエラー検出パリティ
用バイト、Ｃ１は制御用バイト、ＤＩ〜ＤＩ２はデータ
回線用バイト、Ｋｌ、に２は切替制御用バイト、ＺＩＳ
Ｚ２は未定、／線の箇所は空きバイトをそれぞれ表す。
用バイト、Ｃ１は制御用バイト、ＤＩ〜ＤＩ２はデータ
回線用バイト、Ｋｌ、に２は切替制御用バイト、ＺＩＳ
Ｚ２は未定、／線の箇所は空きバイトをそれぞれ表す。
第７図■、■に示すようなバイトフレーム構成のデータ
を受信側の伝送装置（図示しない）で入力する場合、受
信側の伝送装置でフレーム同期を行いフレーム信号を見
つける方式としては、第６図（ａｌに示すように例えば
伝送速度が１５０ Ｍｂ／ｓの５ＴＳ−３の入力データ
をシリアル／パラレル変換回路（以下Ｓ／Ｐと称する）
ｌで５０Ｍｂ／ｓの３個のパラレルのデータ（ＳＴＳ−
１）に変換する。
を受信側の伝送装置（図示しない）で入力する場合、受
信側の伝送装置でフレーム同期を行いフレーム信号を見
つける方式としては、第６図（ａｌに示すように例えば
伝送速度が１５０ Ｍｂ／ｓの５ＴＳ−３の入力データ
をシリアル／パラレル変換回路（以下Ｓ／Ｐと称する）
ｌで５０Ｍｂ／ｓの３個のパラレルのデータ（ＳＴＳ−
１）に変換する。
そして、Ｓ／Ｐ １の３個の出力のうちの１個をフレー
ム同期回路２−１に加え、フレーム同期回路２−１で５
ＴＳ−１のデータについてフレーム同期を行ってフレー
ム信号を見つけ、このフレームにしたがってシリアル／
パラレル変換の開始点を正常な位置に合わせ、この出力
を処理回路３−１に加える。処理回路３−１で、Ｓ／Ｐ
１の出力の３個パラレルの５ＴＳ−１のデータを入力
して、フレーム同期回路２−１の出力により、制御用バ
イトを分離して元のシリアルのデータに戻す等の処理を
行っていた。
ム同期回路２−１に加え、フレーム同期回路２−１で５
ＴＳ−１のデータについてフレーム同期を行ってフレー
ム信号を見つけ、このフレームにしたがってシリアル／
パラレル変換の開始点を正常な位置に合わせ、この出力
を処理回路３−１に加える。処理回路３−１で、Ｓ／Ｐ
１の出力の３個パラレルの５ＴＳ−１のデータを入力
して、フレーム同期回路２−１の出力により、制御用バ
イトを分離して元のシリアルのデータに戻す等の処理を
行っていた。
あるいは、第６図（ｂ）に示すように、５ＴＳ−３７７
）４［ハ１５０ Ｍｂ／Ｓの入力データを分岐してフレ
ーム同期回路２−２に加えて、フレーム同期回路２−２
で高速の５ＴＳ−３レベルで多重化されたデータのフレ
ーム同期を行ってフレーム信号を見つけ、この出力を処
理回路３−２に加える。処理回路３−２で５ＴＳ−３の
データを入力して、フレーム同期回路２−２の出力によ
り、制御用バイトを分離する等の処理を行っていた。
）４［ハ１５０ Ｍｂ／Ｓの入力データを分岐してフレ
ーム同期回路２−２に加えて、フレーム同期回路２−２
で高速の５ＴＳ−３レベルで多重化されたデータのフレ
ーム同期を行ってフレーム信号を見つけ、この出力を処
理回路３−２に加える。処理回路３−２で５ＴＳ−３の
データを入力して、フレーム同期回路２−２の出力によ
り、制御用バイトを分離する等の処理を行っていた。
しかしながら上述の方式においては、（１）第６図（ａ
ｌｌ：示すように、例えば１５０ Ｍｂ／ｓ （７）Ｓ
ＴＳ−３レベルの高速信号データを５０Ｍｂ／ｓのＳＴ
Ｓ”−ルベルの低速信号データに変換するために、Ｓ／
ＰＩのようなＳ／Ｐ変換回路を必要とするという問題点
、又、同図（ｂ）に示すように、例えば１５０ Ｍｂ／
ｓの高速信号データのままでフレーム同期をとるために
は、フレーム同期回路２−２を高価な高速デバイスによ
り構成しなければならないという問照点があった。
ｌｌ：示すように、例えば１５０ Ｍｂ／ｓ （７）Ｓ
ＴＳ−３レベルの高速信号データを５０Ｍｂ／ｓのＳＴ
Ｓ”−ルベルの低速信号データに変換するために、Ｓ／
ＰＩのようなＳ／Ｐ変換回路を必要とするという問題点
、又、同図（ｂ）に示すように、例えば１５０ Ｍｂ／
ｓの高速信号データのままでフレーム同期をとるために
は、フレーム同期回路２−２を高価な高速デバイスによ
り構成しなければならないという問照点があった。
したがって本発明の目的は、Ｓ／Ｐ変換回路を必要とせ
ず、フレーム同期回路は安価な低速のデバイスで構成で
きる効率的な同期多重化信号のフレーム同期方式を提供
することにある。
ず、フレーム同期回路は安価な低速のデバイスで構成で
きる効率的な同期多重化信号のフレーム同期方式を提供
することにある。
上記問題点は第１図に示す回路の構成によって解決され
る。
る。
即ち第１図において、（１）複数ビットで構成され、同
一のパターン信号の複数個のフレーム信号を主信号デー
タとともに多重化して伝送する伝送装置おいて、 ５００は送信側の伝送装置に設けられ、複数個のフレー
ム信号をビット毎に多重化して出力するビット多重部で
ある。そして、ビット多重部５００の出力を多重化した
主信号データとともに多重化して伝送するように構成す
る。
一のパターン信号の複数個のフレーム信号を主信号デー
タとともに多重化して伝送する伝送装置おいて、 ５００は送信側の伝送装置に設けられ、複数個のフレー
ム信号をビット毎に多重化して出力するビット多重部で
ある。そして、ビット多重部５００の出力を多重化した
主信号データとともに多重化して伝送するように構成す
る。
又、（２）複数ビットで構成され、同一のパターン信号
のｎ個のフレーム信号を主信号データとともに多重化し
て伝送する伝送装置おいて、５００は送信側の伝送装置
に設けられ、ｎ個のフレーム信号をビット毎に多重化し
て出力するビット多重部である。そして、ビット多重部
５００の出力を主信号データとともに多重化して一定の
周波数ｆ、で出力する。
のｎ個のフレーム信号を主信号データとともに多重化し
て伝送する伝送装置おいて、５００は送信側の伝送装置
に設けられ、ｎ個のフレーム信号をビット毎に多重化し
て出力するビット多重部である。そして、ビット多重部
５００の出力を主信号データとともに多重化して一定の
周波数ｆ、で出力する。
又、２３０は受信側の伝送装置に設けられ、周波数ｆ１
の１ ／ ｎで動作し、送信側の伝送装置から伝送され
てきた入力信号データからフレーム信号の同期をとって
フレーム信号を見つけるフレーム同期部である。
の１ ／ ｎで動作し、送信側の伝送装置から伝送され
てきた入力信号データからフレーム信号の同期をとって
フレーム信号を見つけるフレーム同期部である。
第１図（ａ）に示す送信側の伝送装置において、ビット
多重部５００で、同一のパターン信号のｎ個のフレーム
信号をビット毎に多重化して出力する。
多重部５００で、同一のパターン信号のｎ個のフレーム
信号をビット毎に多重化して出力する。
そして、ビット多重部５００の出力を例えばバイト多重
化した主信号データとともに多重化して、−定の周波数
ｆ、で伝送路に出力する。
化した主信号データとともに多重化して、−定の周波数
ｆ、で伝送路に出力する。
一方、同図（ｂｌに示す受信側の伝送装置において、フ
レーム同期部２３０で、送信側の伝送装置から伝送され
てきた入力信号データからフレーム信号の同期をとって
フレーム信号を見つける。この場合、ｎ個のフレーム信
号か同一のパターンであり、ビット毎に多重化している
ため、ｎ個のフレーム信号のビット毎に多重化したデー
タのパターンは１個のフレーム信号のパターンと同じと
なり、伝送周波数ｆ、の１／ｎで動作するフレーム同期
部２３０でフレーム信号の同期をとってフレーム信号を
見つけることが可能となる。
レーム同期部２３０で、送信側の伝送装置から伝送され
てきた入力信号データからフレーム信号の同期をとって
フレーム信号を見つける。この場合、ｎ個のフレーム信
号か同一のパターンであり、ビット毎に多重化している
ため、ｎ個のフレーム信号のビット毎に多重化したデー
タのパターンは１個のフレーム信号のパターンと同じと
なり、伝送周波数ｆ、の１／ｎで動作するフレーム同期
部２３０でフレーム信号の同期をとってフレーム信号を
見つけることが可能となる。
この結果、Ｓ／Ｐ ｌのような変換回路を必要とせず、
かつフレーム同期回路は安価な低速のデバイスで構成で
きるため、効率的な同期多重化信号のフレーム同期方式
を実現することができる。
かつフレーム同期回路は安価な低速のデバイスで構成で
きるため、効率的な同期多重化信号のフレーム同期方式
を実現することができる。
第２図は本発明の実施例の５ＴＳ−３のビット多重によ
るフレーム同期回路である。
るフレーム同期回路である。
第３図は実施例のビット多重化を行う回路構成図である
。
。
第４図は実施例のフレーム同期方式を示すブロック図で
ある。
ある。
全図を通じて同一符号は同一対象物を示す。
第２図■、■に示すように、５ＴＳ−１のフレーム信号
ＡＩ及びＡ２をそれぞれ ＡＩ＝″１１１１０１１０”、 Ａ２＝″００１０１０００” とする。そして送信側の伝送装置（図示しない）で同図
■に示すように、３個の同じフレーム信号ＡＩ（例えば
その速度を５０Ｍｂ／ｓとする）をビット単位で多重化
を行う。この結果、５ＴＳ−１の３個のフレーム信号Ａ
１を多重化したフレーム信号５ＴＳ−３のＡＩは、°“
１１１１１１１１１１１１０００１１１１１１０００”
となり（その速度は今の場合１５０ Ｍｂ／ｓ ） 、
これを３ピット単位で区切れば結局、同図■に示す５Ｔ
Ｓ−１のＡ１のフレーム信号” １１１１０１１０”と
同じものと見做すことができる。
ＡＩ及びＡ２をそれぞれ ＡＩ＝″１１１１０１１０”、 Ａ２＝″００１０１０００” とする。そして送信側の伝送装置（図示しない）で同図
■に示すように、３個の同じフレーム信号ＡＩ（例えば
その速度を５０Ｍｂ／ｓとする）をビット単位で多重化
を行う。この結果、５ＴＳ−１の３個のフレーム信号Ａ
１を多重化したフレーム信号５ＴＳ−３のＡＩは、°“
１１１１１１１１１１１１０００１１１１１１０００”
となり（その速度は今の場合１５０ Ｍｂ／ｓ ） 、
これを３ピット単位で区切れば結局、同図■に示す５Ｔ
Ｓ−１のＡ１のフレーム信号” １１１１０１１０”と
同じものと見做すことができる。
又、第２図■に示すように５ＴＳ−１の３個のフレーム
信号Ａ２（例えばその速度を５０Ｍｂ／ｓとする）を多
重化したフレーム信号５ＴＳ−３のＡ２は、”００００
００１１１０００１１１０００ｏｏｏｏｏｏ”となり（
その速度は今の場合１５０Ｍｂ／ｓ ） 、これを３ビ
ット単位で区切れば、同図■に示す５ＴＳ−１のＡ２の
フレーム信号“００１０１０００″と同じもの（今の場
合その速度が５０Ｍｂ／Ｓ）と見做すことができる。
信号Ａ２（例えばその速度を５０Ｍｂ／ｓとする）を多
重化したフレーム信号５ＴＳ−３のＡ２は、”００００
００１１１０００１１１０００ｏｏｏｏｏｏ”となり（
その速度は今の場合１５０Ｍｂ／ｓ ） 、これを３ビ
ット単位で区切れば、同図■に示す５ＴＳ−１のＡ２の
フレーム信号“００１０１０００″と同じもの（今の場
合その速度が５０Ｍｂ／Ｓ）と見做すことができる。
したがって、受信側の伝送装置（図示しない）における
フレーム同期方式としては、５ＴＳ−３（７）ＡＩ及び
Ａ２のいずれのフレーム信号についても第４図に示す構
成により行うことが可能となる。
フレーム同期方式としては、５ＴＳ−３（７）ＡＩ及び
Ａ２のいずれのフレーム信号についても第４図に示す構
成により行うことが可能となる。
この場合、同図のフレーム同期回路２−３としては上述
したように、５ＴＳ−３のフレーム信号ＡＩ及びＡ ２
（１５０Ｍｂ／ｓ）が５ＴＳ−１のフレーム信号Ａ１
及びＡ ２ （５０Ｍｂ／ｓ）と同じものと見做せるこ
とから、５０Ｍｂ／ｓの低速のデバイスを使用する。
したように、５ＴＳ−３のフレーム信号ＡＩ及びＡ ２
（１５０Ｍｂ／ｓ）が５ＴＳ−１のフレーム信号Ａ１
及びＡ ２ （５０Ｍｂ／ｓ）と同じものと見做せるこ
とから、５０Ｍｂ／ｓの低速のデバイスを使用する。
そして、例えば１５０ Ｍｂ／ｓの信号データを分岐し
てフレーム同期回路２−３に入力し、５０Ｍｂ／ｓの低
速で動作を行うフレーム同期回路２−３によりフレーム
同期をとり、フレーム信号を見つけることが可能となる
。
てフレーム同期回路２−３に入力し、５０Ｍｂ／ｓの低
速で動作を行うフレーム同期回路２−３によりフレーム
同期をとり、フレーム信号を見つけることが可能となる
。
尚、送信側の伝送装置（図示しない）で主信号データ（
１５０Ｍｂ／ｓ）とそれぞれ３個のフレーム信号ＡＩ及
びＡ２についてビット多重化を行うための回路を第３図
に示す。同図において、チャネル（以下ＣＨと称する）
１〜ＣＨ３の主信号データをフリップフロップ（以下Ｆ
Ｆと称する）４〜６のＤ端子に加える。又、１５０ Ｍ
Ｈｚのクロックをクロック発生器８に加え、クロック発
生器８からＦＦ４．５．６のＣ端子に順次１５０ Ｍｂ
／ｓのクロック出力を加えることにより、ＦＦ４〜６の
Ｑ端子からはＣＨＩ〜ＣＨ３の主信号データが順次出力
される。このＦＦ４〜６のＱ端子出力を論理和回路（以
下ＯＲ回路と称する）７に加えることにより、ＯＲ回路
７からはバイト多重化した主信号データが得られる。こ
の出力をＯＲ回路１４の一方の入力端子に加える。
１５０Ｍｂ／ｓ）とそれぞれ３個のフレーム信号ＡＩ及
びＡ２についてビット多重化を行うための回路を第３図
に示す。同図において、チャネル（以下ＣＨと称する）
１〜ＣＨ３の主信号データをフリップフロップ（以下Ｆ
Ｆと称する）４〜６のＤ端子に加える。又、１５０ Ｍ
Ｈｚのクロックをクロック発生器８に加え、クロック発
生器８からＦＦ４．５．６のＣ端子に順次１５０ Ｍｂ
／ｓのクロック出力を加えることにより、ＦＦ４〜６の
Ｑ端子からはＣＨＩ〜ＣＨ３の主信号データが順次出力
される。このＦＦ４〜６のＱ端子出力を論理和回路（以
下ＯＲ回路と称する）７に加えることにより、ＯＲ回路
７からはバイト多重化した主信号データが得られる。こ
の出力をＯＲ回路１４の一方の入力端子に加える。
一方、ビット単位で多重化を行うためのフレームパター
ンをパルスパターン発生器（図示しない）で発生し、Ｆ
Ｆ９〜１１のＤ端子に加える。ＦＩ Ｆ９〜１１のＣ端子にはそれぞれ、クロック発生器１３
の出力の１５０ Ｍｂ／ｓのクロックを順次タイミング
信号とともに加える。
ンをパルスパターン発生器（図示しない）で発生し、Ｆ
Ｆ９〜１１のＤ端子に加える。ＦＩ Ｆ９〜１１のＣ端子にはそれぞれ、クロック発生器１３
の出力の１５０ Ｍｂ／ｓのクロックを順次タイミング
信号とともに加える。
上記ＦＦ９〜１１のＱ端子出力をＯＲ回路１２に加える
ことにより、ＯＲ回路１２からはビット多重化したフレ
ーム信号ＡＩ、Ａ２の信号が得られる。
ことにより、ＯＲ回路１２からはビット多重化したフレ
ーム信号ＡＩ、Ａ２の信号が得られる。
この出力をＯＲ回路１４の他方の入力端子に加え、ＯＲ
回路１４でＯＲ回路７と１２の２つの出力の論理和を求
めることにより、ＯＲ回路１４から伝送速度が１５０
Ｍｂ／ｓで、フレーム信号Ａ３ Ｂ２についてはビット
多重化し、主信号データについてはバイト多重化した信
号データを出力することができる。この信号データを伝
送路を介して受信側の伝送装置（図示しない）に転送す
る。そして、受信側の伝送装置（図示しない）で上述し
たようにフレーム信号に対してフレーム同期をとり、フ
レーム信号を見つける。
回路１４でＯＲ回路７と１２の２つの出力の論理和を求
めることにより、ＯＲ回路１４から伝送速度が１５０
Ｍｂ／ｓで、フレーム信号Ａ３ Ｂ２についてはビット
多重化し、主信号データについてはバイト多重化した信
号データを出力することができる。この信号データを伝
送路を介して受信側の伝送装置（図示しない）に転送す
る。そして、受信側の伝送装置（図示しない）で上述し
たようにフレーム信号に対してフレーム同期をとり、フ
レーム信号を見つける。
この結果、Ｓ／Ｐ １のような変換回路を必要とせず、
かつフレーム同期回路は安価な低速のデバイスで構成で
きるため、効率的な同期多重化信号のフレーム同期方式
を実現することができる。
かつフレーム同期回路は安価な低速のデバイスで構成で
きるため、効率的な同期多重化信号のフレーム同期方式
を実現することができる。
以上説明したように本発明によれば、Ｓ／Ｐ １のよう
な変換回路を必要とせず、かつフレーム同期回路は安価
な低速のデバイスで構成できるため、効率的な同期多重
化信号のフレーム同期方式を実現することができる。
な変換回路を必要とせず、かつフレーム同期回路は安価
な低速のデバイスで構成できるため、効率的な同期多重
化信号のフレーム同期方式を実現することができる。
第１図は本発明の原理図、
第２図は本発明の実施例の５ＴＳ−３のビット多重によ
るフレームｌ構成図、 第３図は実施例のビット多重化を行う回路構成図、 第４図は実施例のフレーム同期方式を示すブロック図、 第５図は一例の５ＴＳ−３のフレーム構成図、第６図は
一例のフレーム同期方式を示すブロック図、 第７図は従来例の５ＴＳ−３のｔバイト多重によるフレ
ーム構成図である。 図において ５００はビット多重部、 ２３０はフレーム同期部 を示す。 （−−了一一ノ ρ
るフレームｌ構成図、 第３図は実施例のビット多重化を行う回路構成図、 第４図は実施例のフレーム同期方式を示すブロック図、 第５図は一例の５ＴＳ−３のフレーム構成図、第６図は
一例のフレーム同期方式を示すブロック図、 第７図は従来例の５ＴＳ−３のｔバイト多重によるフレ
ーム構成図である。 図において ５００はビット多重部、 ２３０はフレーム同期部 を示す。 （−−了一一ノ ρ
Claims (2)
- （１）複数ビットで構成され、同一のパターン信号の複
数個のフレーム信号を多重化した主信号データとともに
多重化して伝送する伝送装置おいて、送信側の伝送装置
に、該複数個のフレーム信号をビット毎に多重化して出
力するビット多重部（５００）を設け、 該ビット多重部（５００）の出力を該主信号データとと
もに多重化して伝送するようにしたことを特徴とする伝
送装置におけるフレーム同期方式。 - （２）複数ビットで構成され、同一のパターン信号のｎ
個のフレーム信号を主信号データとともに多重化して伝
送する伝送装置おいて、 送信側の伝送装置に、該ｎ個のフレーム信号をビット毎
に多重化して出力するビット多重部（５００）を設け、 該ビット多重部（５００）の出力を該主信号データとと
もに多重化して一定の周波数（ｆ＿１）で出力し、 受信側の伝送装置に、該周波数（ｆ＿１）の１／ｎで動
作し、該送信側の伝送装置から伝送されてきた入力信号
データから該フレーム信号の同期をとって該フレーム信
号を見つけるフレーム同期部（２３０）を設けたことを
特徴とする伝送装置におけるフレーム同期方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28319290A JPH04157828A (ja) | 1990-10-20 | 1990-10-20 | 伝送装置におけるフレーム同期方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28319290A JPH04157828A (ja) | 1990-10-20 | 1990-10-20 | 伝送装置におけるフレーム同期方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04157828A true JPH04157828A (ja) | 1992-05-29 |
Family
ID=17662330
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28319290A Pending JPH04157828A (ja) | 1990-10-20 | 1990-10-20 | 伝送装置におけるフレーム同期方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04157828A (ja) |
-
1990
- 1990-10-20 JP JP28319290A patent/JPH04157828A/ja active Pending
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