JPH04158279A - 半導体論理素子 - Google Patents
半導体論理素子Info
- Publication number
- JPH04158279A JPH04158279A JP2283897A JP28389790A JPH04158279A JP H04158279 A JPH04158279 A JP H04158279A JP 2283897 A JP2283897 A JP 2283897A JP 28389790 A JP28389790 A JP 28389790A JP H04158279 A JPH04158279 A JP H04158279A
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- Japan
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- logic gate
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- memory
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims description 19
- 238000012360 testing method Methods 0.000 abstract description 17
- 238000010586 diagram Methods 0.000 description 8
- 230000002950 deficient Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000003491 array Methods 0.000 description 1
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- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体論理素子に関し、特にメモリ部と論理ゲ
ート部とからなるメモリ付ゲートアレイ等の半導体論理
素子に関する。
ート部とからなるメモリ付ゲートアレイ等の半導体論理
素子に関する。
従来のこの種の半導体論理素子の構成の一例を第４図に
示す。
示す。
第４図において、従来の半導体論理素子は、メモリ部１
と、論理ゲート部２とから構成されていた。
と、論理ゲート部２とから構成されていた。
本例では、ビット長は３ビツトであるのでメモリ部１は
、３個のメモリブロック１１〜１３がら構成されている
。
、３個のメモリブロック１１〜１３がら構成されている
。
各メモリブロック１１〜１３は、それぞれ、書込読出制
御回路、アドレス選択回路、および、メモリセルアレイ
を備えている。
御回路、アドレス選択回路、および、メモリセルアレイ
を備えている。
書込続出制御回路は、書込読出制御端子ＴＷより入力さ
れる書込読出制御信号ＷＰにより、各メモリブロックの
データ入力端子Ｗ１〜Ｗ３から、データ人力１１〜Ｉ３
のそれぞれの対応するメモリセルアレイへの書込、およ
び、それらからのデータ出力ｏ１〜０３の読出を行ない
出力端子Ｔ１〜Ｔ３に出力する。
れる書込読出制御信号ＷＰにより、各メモリブロックの
データ入力端子Ｗ１〜Ｗ３から、データ人力１１〜Ｉ３
のそれぞれの対応するメモリセルアレイへの書込、およ
び、それらからのデータ出力ｏ１〜０３の読出を行ない
出力端子Ｔ１〜Ｔ３に出力する。
アドレス選択回路は、アドレス端子ＴＡから入力される
アドレス選択信号ＡＯ〜Ａｎにより、メモリセルアレイ
の書込読出のアドレス選択を行なう。
アドレス選択信号ＡＯ〜Ａｎにより、メモリセルアレイ
の書込読出のアドレス選択を行なう。
各メモリブロック１１〜１３の出力端子Ｔ１〜Ｔ３から
の出力０１〜０３は、論理ゲート部２の入力端子ＴＧＩ
〜ＴＧ３にそれぞれ入力データＧ１〜Ｇ３として印加さ
れるというものであった。
の出力０１〜０３は、論理ゲート部２の入力端子ＴＧＩ
〜ＴＧ３にそれぞれ入力データＧ１〜Ｇ３として印加さ
れるというものであった。
次に、従来の半導体論理素子の論理ゲート部の動作試験
を行なう場合の動作について説明する。
を行なう場合の動作について説明する。
第５図は、従来の半導体論理素子の動作タイムチャート
である。
である。
本タイムチャートは時間的に、メモリに対する書込サイ
クルと読出サイクルに二分できる。
クルと読出サイクルに二分できる。
書込サイクルにおいて、書込読比制御信号ＷＰが”Ｌ”
レベルになると、選択されたアドレスのメモリセルにデ
ータが書込まれる。この書込サイクルの間は、メモリに
記憶されているデータは不定であり、したがって、メモ
リ出力データ○も不定となる。
レベルになると、選択されたアドレスのメモリセルにデ
ータが書込まれる。この書込サイクルの間は、メモリに
記憶されているデータは不定であり、したがって、メモ
リ出力データ○も不定となる。
次の続出サイクルでは、書込読出制御信号ＷＰか″Ｈ″
レベルて゛あり、続出状態となって、メモリに書込まれ
たデータが出力○として出力される。
レベルて゛あり、続出状態となって、メモリに書込まれ
たデータが出力○として出力される。
第６図に、従来のこの種の半導体論理素子の構成の第二
の例を示す。
の例を示す。
第６図に示す従来の半導体論理素子は、前述の第４図の
従来例のビット長が３ビツトであったのに対し、本例で
は２ビツトとなっている。したがって、第４図の構成の
うち、メモリ部１のメモリブロック１３を、メモリブロ
ック１１．１２に対する冗長回路とするものであった。
従来例のビット長が３ビツトであったのに対し、本例で
は２ビツトとなっている。したがって、第４図の構成の
うち、メモリ部１のメモリブロック１３を、メモリブロ
ック１１．１２に対する冗長回路とするものであった。
このため、入力データＩｔ、Ｉ２に対する、ヒユーズ等
の切断による切換器Ｆ１２．Ｆ２２と、論理ゲート部２
の入力データＧ１．Ｇ２に対する切換器Ｆｉｌ、Ｆ２１
とを備える冗長回路切換部３が加えられている。
の切断による切換器Ｆ１２．Ｆ２２と、論理ゲート部２
の入力データＧ１．Ｇ２に対する切換器Ｆｉｌ、Ｆ２１
とを備える冗長回路切換部３が加えられている。
第６図において、たとえば、メモリブロック１２が不良
の場合、論理ゲート部２の入力Ｇ２を切換器Ｆ２１によ
り、メモリブロック１２の出力端子Ｔ２からの出力０２
から、メモリブロック１３の出力端子Ｔ３からの出力ｏ
３に切換るとともに、切換器Ｆ２２により、入力端子Ｔ
Ｉ２からの入力■２を、メモリブロック１２の入力Ｗ２
からメモリブロック１３の入力Ｗ３に切換るものであっ
た。
の場合、論理ゲート部２の入力Ｇ２を切換器Ｆ２１によ
り、メモリブロック１２の出力端子Ｔ２からの出力０２
から、メモリブロック１３の出力端子Ｔ３からの出力ｏ
３に切換るとともに、切換器Ｆ２２により、入力端子Ｔ
Ｉ２からの入力■２を、メモリブロック１２の入力Ｗ２
からメモリブロック１３の入力Ｗ３に切換るものであっ
た。
上述した従来の半導体論理素子は、論理ゲート部の動作
試験を行なう場合、必ず最初に、メモリ部に対する書込
動作を実行し、メモリの記憶内容を確定してからデータ
を続出を実行する必要があるという欠点があった。
試験を行なう場合、必ず最初に、メモリ部に対する書込
動作を実行し、メモリの記憶内容を確定してからデータ
を続出を実行する必要があるという欠点があった。
したがって、試験パターン数が多く必要であり、それに
ともなって、試験時間も多く必要であるという欠点があ
った。
ともなって、試験時間も多く必要であるという欠点があ
った。
また、冗長回路性のメモリ部を有する場合、たまたま、
現用回路が不良であると、冗長回路に切換るまでは論理
ゲート部の試験は不可能であるという欠点があった。
現用回路が不良であると、冗長回路に切換るまでは論理
ゲート部の試験は不可能であるという欠点があった。
したがって、論理ゲート部の試験効率が極めて低いとい
う欠点があった。
う欠点があった。
本発明の半導体論理素子は、メモリ部と論理ゲート部と
からなり、前記メモリ部の続出データを前記論理ゲート
部の入力とする半導体論理素子において、 前記メモリ部は、外部からの論理ゲート部データ選択信
号により、前記論理ゲート部への出力データを前記メモ
リ部からの読出データまたは外部端子からの入力データ
のいずれかを選択する論理ゲート部データ選択回路を有
するものである。
からなり、前記メモリ部の続出データを前記論理ゲート
部の入力とする半導体論理素子において、 前記メモリ部は、外部からの論理ゲート部データ選択信
号により、前記論理ゲート部への出力データを前記メモ
リ部からの読出データまたは外部端子からの入力データ
のいずれかを選択する論理ゲート部データ選択回路を有
するものである。
次に、本発明について図面を参照して説明する。
第１図は、本発明の一実施例を示す回路図である。
第１図において、本発明の半導体論理素子は、従来の例
と同様のメモリ部１と、論理ゲート部２とから構成され
ている。
と同様のメモリ部１と、論理ゲート部２とから構成され
ている。
本例では、従来例と同様、ビット長は３ビ・ントとする
。
。
メモリ部１は、従来の例と同様の３個のメモリブロック
１１〜１３に加えて、論理ゲート部の入力データ０１〜
Ｇ３を、入カデータエ１〜Ｉ３、またはメモリブロック
１１〜１３の出力データのいずれかを選択するデータ選
択回路１４〜１６から構成されている。
１１〜１３に加えて、論理ゲート部の入力データ０１〜
Ｇ３を、入カデータエ１〜Ｉ３、またはメモリブロック
１１〜１３の出力データのいずれかを選択するデータ選
択回路１４〜１６から構成されている。
データ選択回路１４〜１６は、データ選択信号ＳＥＬに
より制御される。
より制御される。
その他、各メモリブロック１１〜１３の構成およびそれ
らの機能等については、前述の前述の従来の技術の例で
示したものと共通部分であり、説明が重複するのでここ
では省略する。
らの機能等については、前述の前述の従来の技術の例で
示したものと共通部分であり、説明が重複するのでここ
では省略する。
次に、本実施例の動作について説明する。
第２図は、第１図で示す本実施例の回路のタイムチャー
トである。
トである。
まず、論理ゲート部２の動作試験のときは、データ選択
信号ＳＥＬを″Ｌ″レベルにすることによりデータ選択
回路１４〜１６は以下の設定をする。
信号ＳＥＬを″Ｌ″レベルにすることによりデータ選択
回路１４〜１６は以下の設定をする。
すなわち、入力信号■１〜■３を、論理ゲート部２のデ
ータ入力端子ＴＧＩ−〜ＴＧ３にそれぞれ接続し、試験
入力データ０１〜Ｇ３として入力する。
ータ入力端子ＴＧＩ−〜ＴＧ３にそれぞれ接続し、試験
入力データ０１〜Ｇ３として入力する。
この場合、論理ゲート部２に対する試験信号１１〜Ｉ３
か、直接、入力端子ＴＩＩ〜ＴＩ３から論理ゲート部２
のデータ入力端子ＴＧＩ〜ＴＧ３に入力されるので、メ
モリ部１の書込読出と無関係に、各サイクル毎に、所要
の試験を実施できることになる。
か、直接、入力端子ＴＩＩ〜ＴＩ３から論理ゲート部２
のデータ入力端子ＴＧＩ〜ＴＧ３に入力されるので、メ
モリ部１の書込読出と無関係に、各サイクル毎に、所要
の試験を実施できることになる。
次に、通常の使用状態では、データ選択信号ＳＥＬを”
Ｈ″レベルすることによりデータ選択回路１４〜１６は
以下の設定をする。これは、従来例の場合と等価の回路
である。
Ｈ″レベルすることによりデータ選択回路１４〜１６は
以下の設定をする。これは、従来例の場合と等価の回路
である。
すなわち、入力信号１１〜■３を対応するメモリブロッ
ク１１〜１３の入力端子ＴＷＩ〜ＴＷ３にそれぞれ接続
し、書込入力データＷ１〜Ｗ３として入力する。
ク１１〜１３の入力端子ＴＷＩ〜ＴＷ３にそれぞれ接続
し、書込入力データＷ１〜Ｗ３として入力する。
論理ゲート部２のデータ人力Ｇ１〜Ｇ３を、対応するメ
モリブロック１１〜１３の続出データ出力端子Ｔ１〜Ｔ
３に接続して、それぞれの出力データ０１〜０３を入力
する。
モリブロック１１〜１３の続出データ出力端子Ｔ１〜Ｔ
３に接続して、それぞれの出力データ０１〜０３を入力
する。
この場合の動作については、前述の従来の例と全く同一
であり、説明が重複するので冗長とならないよう省略す
る。
であり、説明が重複するので冗長とならないよう省略す
る。
次に、本発明の第二の実施例について説明する。
第３図は、本発明の第二の実施例を示す回路図である。
第３図において、前述の第二の従来例と同様、第１図に
示す第一の実施例では、ビット長が３ビツトであったの
に対し、本実施例では２ビツトとなっている。したがっ
て、第１図の構成のうち、メモリ部１のメモリブロック
１３を、メモリブロック１１．１２に対する冗長回路と
するものである。
示す第一の実施例では、ビット長が３ビツトであったの
に対し、本実施例では２ビツトとなっている。したがっ
て、第１図の構成のうち、メモリ部１のメモリブロック
１３を、メモリブロック１１．１２に対する冗長回路と
するものである。
このため、入力データ１１．Ｉ２に対する、ヒユーズ等
の切断による切換器Ｆ１２．Ｆ２２と、論理ケート部２
の入力データＧｌ、Ｇ２に対する切換器Ｆｉｌ、Ｆ２１
とを備える冗長回路切換部３か加えられている。
の切断による切換器Ｆ１２．Ｆ２２と、論理ケート部２
の入力データＧｌ、Ｇ２に対する切換器Ｆｉｌ、Ｆ２１
とを備える冗長回路切換部３か加えられている。
以上の他の構成および機能等については、第一の実施例
および従来の例と同一であり、説明が重複するので冗長
とならないよう省略する。
および従来の例と同一であり、説明が重複するので冗長
とならないよう省略する。
ここで、従来の第二の例と同様、仮に、メモリブロック
１２が不良であるとする。
１２が不良であるとする。
しかし、論理ゲート部２に対する試験信号１１〜■３か
、直接、入力端子ＴＩＩ〜ＴＩ３から論理ゲート部２の
データ入力端子ＴＧＩ〜ＴＧ３に入力されるので、メモ
リ部１の動作とは無関係に所要の試験を実施できること
になる。
、直接、入力端子ＴＩＩ〜ＴＩ３から論理ゲート部２の
データ入力端子ＴＧＩ〜ＴＧ３に入力されるので、メモ
リ部１の動作とは無関係に所要の試験を実施できること
になる。
したがって、メモリ部１の不良個所であるメモリブロッ
ク１２を検出し、切換回路３の切換器Ｆ２１、Ｆ２２に
より、冗長回路であるメモリブロック１３に切換る作業
とは独立して、論理回路の試験を行なうことができる。
ク１２を検出し、切換回路３の切換器Ｆ２１、Ｆ２２に
より、冗長回路であるメモリブロック１３に切換る作業
とは独立して、論理回路の試験を行なうことができる。
以上、本発明の詳細な説明したが、本発明は上記実施例
に限られることなく種々の変形が可能である。
に限られることなく種々の変形が可能である。
以上説明したように本発明は、外部からの論理ケート部
データ選択信号により制御される論理ゲート部データ選
択回路により、メモリ部から論理ゲート部への出力デー
タとして、メモリ部からの読出データまたは外部端子か
らの入力データのいずれかを選択することができるとい
う効果がある。
データ選択信号により制御される論理ゲート部データ選
択回路により、メモリ部から論理ゲート部への出力デー
タとして、メモリ部からの読出データまたは外部端子か
らの入力データのいずれかを選択することができるとい
う効果がある。
したがって、論理ゲート部の試験をメモリ部の動作と独
立して実施できるという効果がある。
立して実施できるという効果がある。
その結果、論理ゲート部の試験の効率を大いに向上でき
るという効果がある。
るという効果がある。
第１図は本発明の一実施例を示す回路図、第２図は第１
図で示した回路の動作タイムチャート、第３図は本発明
の第二の実施例を示す回路図、第４図は従来の半導体論
理素子の一例を示す回路図、第５図は第４図で示した回
路の動作タイムチャート、第６図は従来の半導体論理素
子の第二の例を示す回路図である。 １・・・メモリ部、２・・・論理ケート部、３・・・冗
長回路切換部、１１〜１３・・・メモリブロック、１４
〜１６・・・データ選択回路。
図で示した回路の動作タイムチャート、第３図は本発明
の第二の実施例を示す回路図、第４図は従来の半導体論
理素子の一例を示す回路図、第５図は第４図で示した回
路の動作タイムチャート、第６図は従来の半導体論理素
子の第二の例を示す回路図である。 １・・・メモリ部、２・・・論理ケート部、３・・・冗
長回路切換部、１１〜１３・・・メモリブロック、１４
〜１６・・・データ選択回路。
Claims (1)
- 【特許請求の範囲】 １、メモリ部と論理ゲート部とからなり、前記メモリ部
の読出データを前記論理ゲート部の入力とする半導体論
理素子において、 前記メモリ部は、外部からの論理ゲート部データ選択信
号により、前記論理ゲート部への出力データを前記メモ
リ部からの読出データまたは外部端子からの入力データ
のいずれかを選択する論理ゲート部データ選択回路を有
することを特徴とする半導体論理素子。 ２、前記メモリ部は、現用のメモリの障害時に切換る冗
長回路を有することを特徴とする請求項１記載の半導体
論理素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2283897A JPH04158279A (ja) | 1990-10-22 | 1990-10-22 | 半導体論理素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2283897A JPH04158279A (ja) | 1990-10-22 | 1990-10-22 | 半導体論理素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04158279A true JPH04158279A (ja) | 1992-06-01 |
Family
ID=17671603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2283897A Pending JPH04158279A (ja) | 1990-10-22 | 1990-10-22 | 半導体論理素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04158279A (ja) |
-
1990
- 1990-10-22 JP JP2283897A patent/JPH04158279A/ja active Pending
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