JPH0498684A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0498684A JPH0498684A JP2215561A JP21556190A JPH0498684A JP H0498684 A JPH0498684 A JP H0498684A JP 2215561 A JP2215561 A JP 2215561A JP 21556190 A JP21556190 A JP 21556190A JP H0498684 A JPH0498684 A JP H0498684A
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- JP
- Japan
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- lines
- circuit
- signal
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- 239000004065 semiconductor Substances 0.000 title claims description 9
- 230000004044 response Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 1
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- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に関し、特に、アドレス信号に
より、ワード線およびデジット線を選゛択して、所望の
メモリーセルにアクセスする半導体記憶装置に関する。
より、ワード線およびデジット線を選゛択して、所望の
メモリーセルにアクセスする半導体記憶装置に関する。
従来の半導体記憶装置は、第３図に示されるように、Ｘ
アドレスの入力回路／デコーダ回路１、およびこのデコ
ーダ回路により選択されるワード線Ｗ１〜Ｗ２．（ｎは
、正整数）と、Ｙアドレスの入力回路／′デコーダ回路
２、およびこのデコーダ回路により選択されるデジット
線Ｄ４〜Ｄ２ｍと、前記ワード線ならびにデジット線に
対応して配置される４ ｎ ２個のメモリ・セル３と、
これらのメモリ・セル３に保持されているデータ信号を
デジット線を通して検知し、外部に出力する出力回路４
と、外部からの入力データをメモリ・セルに書込む書込
み回路５と、２ｎ個のデジット線選択スイッチ８と、を
備えて構成されている。
アドレスの入力回路／デコーダ回路１、およびこのデコ
ーダ回路により選択されるワード線Ｗ１〜Ｗ２．（ｎは
、正整数）と、Ｙアドレスの入力回路／′デコーダ回路
２、およびこのデコーダ回路により選択されるデジット
線Ｄ４〜Ｄ２ｍと、前記ワード線ならびにデジット線に
対応して配置される４ ｎ ２個のメモリ・セル３と、
これらのメモリ・セル３に保持されているデータ信号を
デジット線を通して検知し、外部に出力する出力回路４
と、外部からの入力データをメモリ・セルに書込む書込
み回路５と、２ｎ個のデジット線選択スイッチ８と、を
備えて構成されている。
第３図において、Ｘアドレス信号Ｘｌ、Ｘ２．−・・。
Ｘｆｉは、Ｘアドレス入力回路／デコーダ回路１に入力
されてデコーダ回路においてデコードされ、このデコー
ダ回路による選択作用を介して、２０個のワード！ＩＷ
１．Ｗ２．Ｗ３．・−・、Ｗ２゜の内の１本が選択され
て活性化される。また、Ｙアドレス信号Ｙ１．Ｙｌ、・
・・、 Ｙｌ、も、同様にＹアドレス入力回路／デコー
ダ回路２に入力されてデコーダ回路においてデコードさ
れ、このデコーダ回路による選択作用を介して、２０個
のデジット線Ｄ １．Ｄ ２．・・・Ｄ２１の内の１本
が選択されて活性化される。
されてデコーダ回路においてデコードされ、このデコー
ダ回路による選択作用を介して、２０個のワード！ＩＷ
１．Ｗ２．Ｗ３．・−・、Ｗ２゜の内の１本が選択され
て活性化される。また、Ｙアドレス信号Ｙ１．Ｙｌ、・
・・、 Ｙｌ、も、同様にＹアドレス入力回路／デコー
ダ回路２に入力されてデコーダ回路においてデコードさ
れ、このデコーダ回路による選択作用を介して、２０個
のデジット線Ｄ １．Ｄ ２．・・・Ｄ２１の内の１本
が選択されて活性化される。
上述のようにして選択されたワード線およびデジット線
の交点に位置するメモリーセルが最終的に選択され、当
該メモリ・セルに保持されているデータ信号は、対応す
るデジット線およびデジット線選択スイッチ８を経由し
て出力回路４に入力され、出力回路４において増幅され
た後、外部に出力される＜０＞。
の交点に位置するメモリーセルが最終的に選択され、当
該メモリ・セルに保持されているデータ信号は、対応す
るデジット線およびデジット線選択スイッチ８を経由し
て出力回路４に入力され、出力回路４において増幅され
た後、外部に出力される＜０＞。
また、書込みを行う際には、書込み回路５に入力される
書込み信号（Ｗ＞により制御されて、前述の読出しの場
合と同様に、ＸおよびＹのアドレス信号により選択され
たメモリーセルに対して、入力データ信号（Ｉ）が書込
み回路５を経由して伝達され、当該入力データ信号の書
込みか行われる。
書込み信号（Ｗ＞により制御されて、前述の読出しの場
合と同様に、ＸおよびＹのアドレス信号により選択され
たメモリーセルに対して、入力データ信号（Ｉ）が書込
み回路５を経由して伝達され、当該入力データ信号の書
込みか行われる。
上述した従来の半導体記憶装置においては、希望する成
る特定のメモリ・セルを選択するためには、対応するＸ
およびＹのアドレス信号を外部より与える必要があり、
しかも、これらのアドレス信号が、何段ものデコーダ回
路を経由した上で、始めてワード線およびデジット線の
選択作用が実行される。
る特定のメモリ・セルを選択するためには、対応するＸ
およびＹのアドレス信号を外部より与える必要があり、
しかも、これらのアドレス信号が、何段ものデコーダ回
路を経由した上で、始めてワード線およびデジット線の
選択作用が実行される。
従って、上記のデコーダ回路における時間遅れ分含めて
、異なるメモリ・セルを選択する際における、アドレス
信号のスイッチから、出力信号のスイッチに至るまでの
アドレス・アクセス時間が大きいという欠点がある。
、異なるメモリ・セルを選択する際における、アドレス
信号のスイッチから、出力信号のスイッチに至るまでの
アドレス・アクセス時間が大きいという欠点がある。
本発明の半導体記憶装置は、所定のアドレス信号アクセ
ス・モード時において、外部から人力されるアドレス信
号をデコードして、所定の複数のワード線および複数の
デジット線の内より、前記アドレス信号に対応するワー
ド線およびデジット線をそれぞれ選択する第１の選択１
１１ｗ回路と、所定のシリアル・アクセス・モード時に
おいて、所定の複数のワード線および複数のデジット線
の内より、前記アドレス信号に対応して、所定のクロッ
ク信号を介して時間的に順次ワード線およびデジット線
をそれぞれ選択してゆく第２の選択制御回路と、前記ア
ドレス信号アクセス・モードと、前記シリアル・アクセ
ス・モードとを切替えるモード切替回路と、を備えて構
成される。
ス・モード時において、外部から人力されるアドレス信
号をデコードして、所定の複数のワード線および複数の
デジット線の内より、前記アドレス信号に対応するワー
ド線およびデジット線をそれぞれ選択する第１の選択１
１１ｗ回路と、所定のシリアル・アクセス・モード時に
おいて、所定の複数のワード線および複数のデジット線
の内より、前記アドレス信号に対応して、所定のクロッ
ク信号を介して時間的に順次ワード線およびデジット線
をそれぞれ選択してゆく第２の選択制御回路と、前記ア
ドレス信号アクセス・モードと、前記シリアル・アクセ
ス・モードとを切替えるモード切替回路と、を備えて構
成される。
また、本発明の半導体記憶装置は、所定のシリアル・ア
クセス・モード時において、前記第２の選択制御回路が
、所定の複数のワード線または複数のデジット線の何れ
か一方の複数線の内より、前記アドレス信号に対応して
、所定のクロック信号を介して時間的に順次ワード線ま
たはデジット線の何れか一方を選択してゆくように構成
してもよい。
クセス・モード時において、前記第２の選択制御回路が
、所定の複数のワード線または複数のデジット線の何れ
か一方の複数線の内より、前記アドレス信号に対応して
、所定のクロック信号を介して時間的に順次ワード線ま
たはデジット線の何れか一方を選択してゆくように構成
してもよい。
次に、本発明について図面を参照して説明する。第１図
は、本発明の第１の実施例を示すブロック図である。第
１図に示されるように、本実施例は、Ｘアドレスの入力
回路／′デコーダ回路１、およびこのデコーダ回路によ
り選択されるワード線Ｗ□、Ｗ２．Ｗ３．・・−１Ｗ２
゜と、Ｙアドレスの入力回路／デコーダ回路２、および
このデコーダ回路により選択されるデジット線り工、Ｄ
２．Ｄ３．−・・、Ｄ２゜と、前記ワード線ならびにデ
ジット線に対応して配置される４ａ２個のメモリ・セル
３と、これらのメモリ・セル３に保持されているデータ
信号をデジット線を通して検知し、外部に出力する出力
回路４と、外部からの入力データをメモリ・セルに書込
む作用をする書込み回路５と、それぞれワード線Ｗ１．
Ｗ２．Ｗ３．・・・、Ｗ２．およびデジ・・ｌト線Ｄ１
゜Ｄ２．Ｄ３．・・−９Ｄ２．に対応するフリップフロ
ップならびにアクセス切替スイッチ７と、デジット線Ｄ
ｌ、Ｄ２．Ｄ３．．−．、 Ｄ２．に対応する２ａ個の
デジット線選択スイッチ８と、内部クロック発生回路９
と、Ｙクロック発生回路１０と、を備えて構成される。
は、本発明の第１の実施例を示すブロック図である。第
１図に示されるように、本実施例は、Ｘアドレスの入力
回路／′デコーダ回路１、およびこのデコーダ回路によ
り選択されるワード線Ｗ□、Ｗ２．Ｗ３．・・−１Ｗ２
゜と、Ｙアドレスの入力回路／デコーダ回路２、および
このデコーダ回路により選択されるデジット線り工、Ｄ
２．Ｄ３．−・・、Ｄ２゜と、前記ワード線ならびにデ
ジット線に対応して配置される４ａ２個のメモリ・セル
３と、これらのメモリ・セル３に保持されているデータ
信号をデジット線を通して検知し、外部に出力する出力
回路４と、外部からの入力データをメモリ・セルに書込
む作用をする書込み回路５と、それぞれワード線Ｗ１．
Ｗ２．Ｗ３．・・・、Ｗ２．およびデジ・・ｌト線Ｄ１
゜Ｄ２．Ｄ３．・・−９Ｄ２．に対応するフリップフロ
ップならびにアクセス切替スイッチ７と、デジット線Ｄ
ｌ、Ｄ２．Ｄ３．．−．、 Ｄ２．に対応する２ａ個の
デジット線選択スイッチ８と、内部クロック発生回路９
と、Ｙクロック発生回路１０と、を備えて構成される。
第１図において、モード切替信号Ｓの導入により、アド
レス信号アクセス・モードが設定される場合は、それぞ
れワード線Ｗ、、Ｗ２．Ｗ３．：・・、Ｗ２゜およびデ
ジット線Ｄ 、、Ｄ ２．Ｄ ５．・・・、Ｄ２．に対
応して設けられているアクセス切替スイッチ７は、それ
ぞれＸアドレス入力回路／デコーダ回路１、およびＹア
ドレス入力回路／デコーダ回路２からの選択出力が受入
れられる状態に切替えられる。
レス信号アクセス・モードが設定される場合は、それぞ
れワード線Ｗ、、Ｗ２．Ｗ３．：・・、Ｗ２゜およびデ
ジット線Ｄ 、、Ｄ ２．Ｄ ５．・・・、Ｄ２．に対
応して設けられているアクセス切替スイッチ７は、それ
ぞれＸアドレス入力回路／デコーダ回路１、およびＹア
ドレス入力回路／デコーダ回路２からの選択出力が受入
れられる状態に切替えられる。
従って、Ｘアドレス信号Ｘｌ、Ｘ２．・−・、Ｘ、、は
、Ｘアドレス入力回路／デコーダ回路１においてデコー
ドされ、デコーダ回路の選択作用を介して、２ａ個のワ
ード線ｗ１．ｗ２．ｗ３．−．ｗ２．の内の１本が選択
されて活性化される。同様に、Ｙアドレス信号Ｙ工、￥
２．・−・、Ｙ、は、Ｙアドレス入力回路／デコーダ回
路２においてデコードされ、デコーダ回路の選択作用を
介して、２ａ個のデジット線Ｄ１．Ｄ２．Ｄ３．・・・
、Ｄ２．の内の１本が選択されて活性化される。即ち、
モード切替信号Ｓによるアドレス信号アクセス・モード
時においては、前述の従来例の場合と同様に、メモリ・
セル３に対するＸアドレス信号およびＹアドレス信号の
アクセスが行われる。
、Ｘアドレス入力回路／デコーダ回路１においてデコー
ドされ、デコーダ回路の選択作用を介して、２ａ個のワ
ード線ｗ１．ｗ２．ｗ３．−．ｗ２．の内の１本が選択
されて活性化される。同様に、Ｙアドレス信号Ｙ工、￥
２．・−・、Ｙ、は、Ｙアドレス入力回路／デコーダ回
路２においてデコードされ、デコーダ回路の選択作用を
介して、２ａ個のデジット線Ｄ１．Ｄ２．Ｄ３．・・・
、Ｄ２．の内の１本が選択されて活性化される。即ち、
モード切替信号Ｓによるアドレス信号アクセス・モード
時においては、前述の従来例の場合と同様に、メモリ・
セル３に対するＸアドレス信号およびＹアドレス信号の
アクセスが行われる。
次に、モード切替信号Ｓがシリアル・アクセス−モード
に設定された場合には、アクセス切替スイッチ７は、そ
れぞれ対応するフリップ７０ツブ６からの出力信号が、
ワード線Ｗｌ、Ｗ２．Ｗ、、・・・。
に設定された場合には、アクセス切替スイッチ７は、そ
れぞれ対応するフリップ７０ツブ６からの出力信号が、
ワード線Ｗｌ、Ｗ２．Ｗ、、・・・。
Ｗ２゜およびデジット線Ｄ ｌ、Ｄ ２．Ｄ ３．”’
、Ｄ ２ａに受入れられる状態に切替えられる。この
場合、最初に選択されたワード線をＷ、とすると、その
次のアドレスに相当するワード線ＷＩ＋１に対応するフ
リップフロップ６に対してのみ「選択」のデータが取込
まれ、その他のワード線の７リツプ７０ツブ６には「非
選択」のデータが取込まれている。
、Ｄ ２ａに受入れられる状態に切替えられる。この
場合、最初に選択されたワード線をＷ、とすると、その
次のアドレスに相当するワード線ＷＩ＋１に対応するフ
リップフロップ６に対してのみ「選択」のデータが取込
まれ、その他のワード線の７リツプ７０ツブ６には「非
選択」のデータが取込まれている。
この状態において、内部クロック発生回路９から出力さ
れるクロック信号ＣＸが、各ワード線のそれぞれに対応
するフリップフロップ６に入力されると、これらの各ブ
リップフロップ６からは、対応する各ワード線に対して
データが送出されるが、前記「選択」のデータが取込ま
れたフリップフロップ６に対応するワード線Ｗ １ ＋
１のみが選択され、他のワード線Ｗ＋は全て非選択と
なる。そして、更に、クロック発生回路９から出力され
るクロック信号が各フリップフロップ６に入力される度
に、選択されるワード線は時間的に順次推移してゆく。
れるクロック信号ＣＸが、各ワード線のそれぞれに対応
するフリップフロップ６に入力されると、これらの各ブ
リップフロップ６からは、対応する各ワード線に対して
データが送出されるが、前記「選択」のデータが取込ま
れたフリップフロップ６に対応するワード線Ｗ １ ＋
１のみが選択され、他のワード線Ｗ＋は全て非選択と
なる。そして、更に、クロック発生回路９から出力され
るクロック信号が各フリップフロップ６に入力される度
に、選択されるワード線は時間的に順次推移してゆく。
かくして、最終のワード線Ｗ２ｆｉが選択されている状
態において、次のクロック信号Ｃｘが入力されると、最
初のワード線Ｗ１が選択されるとともに、Ｙクロック発
生回路ＩＯからは、クロック信号Ｃｙが出力されて、そ
れぞれデジット線Ｄ １．Ｄ ２゜Ｄ３．・・・、Ｄ２
．に対応するフリップフロップ６に入力される。このク
ロック信号ＣＹを介して行われるデジット線Ｄ １．Ｄ
２．Ｄ 、、・・・、Ｄハの選択、ならびにデータの
デジット線に対する取込み作用等については、前述のワ
ード＠Ｗｌ、Ｗ２．Ｗ、、・・・、Ｗ２゜における場合
と同様で、このような選択作用を介して、ワード線なら
びにデジット線の双方に対応するメモリ・セル３が順次
選択されてゆくことになる。
態において、次のクロック信号Ｃｘが入力されると、最
初のワード線Ｗ１が選択されるとともに、Ｙクロック発
生回路ＩＯからは、クロック信号Ｃｙが出力されて、そ
れぞれデジット線Ｄ １．Ｄ ２゜Ｄ３．・・・、Ｄ２
．に対応するフリップフロップ６に入力される。このク
ロック信号ＣＹを介して行われるデジット線Ｄ １．Ｄ
２．Ｄ 、、・・・、Ｄハの選択、ならびにデータの
デジット線に対する取込み作用等については、前述のワ
ード＠Ｗｌ、Ｗ２．Ｗ、、・・・、Ｗ２゜における場合
と同様で、このような選択作用を介して、ワード線なら
びにデジット線の双方に対応するメモリ・セル３が順次
選択されてゆくことになる。
ここで、ワード線或はデジット線が切替えられる時間は
、クロック信号の同期により決定されるが、この切替所
要時間としては、高々フリップフロップ６とアクセス切
替スイッチ７との信号伝播遅延時間よりも大きい値であ
れば十分である。従って、入力回路と何段にも亘るデコ
ーダ回路を経由してアクセスする前述のアドレス信号ア
クセス・モード時の場合に比較して、非常に小さいアク
セス・サイクル時間で済むという効果が得られる。
、クロック信号の同期により決定されるが、この切替所
要時間としては、高々フリップフロップ６とアクセス切
替スイッチ７との信号伝播遅延時間よりも大きい値であ
れば十分である。従って、入力回路と何段にも亘るデコ
ーダ回路を経由してアクセスする前述のアドレス信号ア
クセス・モード時の場合に比較して、非常に小さいアク
セス・サイクル時間で済むという効果が得られる。
上述のようにして選択されたワード線およびデジット線
の交点に位置するメモリ・セルが最終的に選択され、当
該メモリ・セルに保持されているデータ信号は、対応す
るデジット線およびデジット線選択スイッチ８を経由し
て出力回路４に入力され、出力回路４において増幅され
た後 外部に出力される（０）。
の交点に位置するメモリ・セルが最終的に選択され、当
該メモリ・セルに保持されているデータ信号は、対応す
るデジット線およびデジット線選択スイッチ８を経由し
て出力回路４に入力され、出力回路４において増幅され
た後 外部に出力される（０）。
また、書込みを行う際には、書込み回路５に入力される
書込み信号（Ｗ）により制御されて、前述の読出しの場
合と同様に、ＸおよびＹのアドレス信号により選択され
たメモリ・セルに対して、入力データ信号（１）が書込
み回路５を経由して伝達され、当該入力データ信号の書
込みが行われる。
書込み信号（Ｗ）により制御されて、前述の読出しの場
合と同様に、ＸおよびＹのアドレス信号により選択され
たメモリ・セルに対して、入力データ信号（１）が書込
み回路５を経由して伝達され、当該入力データ信号の書
込みが行われる。
次に、本発明の第２の実施例について説明する。第２図
は、本発明の第２の実施例を示すブロック図である。第
２図に示されるように、本実施例は、Ｘアドレスの入力
回路／デコーダ回路１、およびこのデコーダ回路により
選択されるワード線Ｗ 、、Ｗ２．Ｗ、、、・・、Ｗ２
．と、Ｙアドレスの入力回路７／デコ一ダ回路２、およ
びこのデコーダ回路により選択されるデジット１ｉＤｔ
、Ｄｚ、Ｄ３．・・・、Ｄｚ。
は、本発明の第２の実施例を示すブロック図である。第
２図に示されるように、本実施例は、Ｘアドレスの入力
回路／デコーダ回路１、およびこのデコーダ回路により
選択されるワード線Ｗ 、、Ｗ２．Ｗ、、、・・、Ｗ２
．と、Ｙアドレスの入力回路７／デコ一ダ回路２、およ
びこのデコーダ回路により選択されるデジット１ｉＤｔ
、Ｄｚ、Ｄ３．・・・、Ｄｚ。
と、前記ワード線ならびにデジット線に対応して配置さ
れる４ｎ２個のメモリ・セル３と、これらのメモリ・セ
ル３に保持されているデータ信号をデジット線を通して
検知し、外部に出力する出力回路４と、外部からの入力
データをメモリ・セルに書込む作用を行う書込み回路５
と、それぞれワード線Ｗ１．Ｗ２．Ｗ３．・・・、Ｗ２
゜に対応するフリップフロップ６ならびにアクセス切替
スイッチ７と、デジット線ＤＩ＋Ｄ２１Ｄ３．’−’、
Ｄ２！ｌに対応する２ｎ個のデジット線選択スイッチ
８と、内部クロック発生回路９と、を備えて構成される
。
れる４ｎ２個のメモリ・セル３と、これらのメモリ・セ
ル３に保持されているデータ信号をデジット線を通して
検知し、外部に出力する出力回路４と、外部からの入力
データをメモリ・セルに書込む作用を行う書込み回路５
と、それぞれワード線Ｗ１．Ｗ２．Ｗ３．・・・、Ｗ２
゜に対応するフリップフロップ６ならびにアクセス切替
スイッチ７と、デジット線ＤＩ＋Ｄ２１Ｄ３．’−’、
Ｄ２！ｌに対応する２ｎ個のデジット線選択スイッチ
８と、内部クロック発生回路９と、を備えて構成される
。
本実施例が、前記第１の実施例と異なる点は、デジット
線り工、Ｄ２．Ｄ５．・・・、Ｄｚ、に対応するフリッ
プフロップ６ならびにアクセス切替スイッチ７が共に設
けられておらず、ワード線Ｗ、、Ｗ２．Ｗ３゜・・−９
Ｗ２１に対してのみ、対応するフリップフロ・ツブ６な
らびにアクセス切替スイッチ７が設けられており、従っ
て、ワードＩＩ Ｗ ｔ 、 Ｗ ２ 、 Ｗ ｓ 、
・・・、Ｗ２゜に対してのみ、シリアル・アクセス−モ
ードへの切替えが行うことができるように構成されてい
ることである。これは、シリアル−アクセスする情報量
が、ワード線の本数よりも少ない場合における一実施例
であり、このような場合番こは、本実施例の構成にて十
分である。
線り工、Ｄ２．Ｄ５．・・・、Ｄｚ、に対応するフリッ
プフロップ６ならびにアクセス切替スイッチ７が共に設
けられておらず、ワード線Ｗ、、Ｗ２．Ｗ３゜・・−９
Ｗ２１に対してのみ、対応するフリップフロ・ツブ６な
らびにアクセス切替スイッチ７が設けられており、従っ
て、ワードＩＩ Ｗ ｔ 、 Ｗ ２ 、 Ｗ ｓ 、
・・・、Ｗ２゜に対してのみ、シリアル・アクセス−モ
ードへの切替えが行うことができるように構成されてい
ることである。これは、シリアル−アクセスする情報量
が、ワード線の本数よりも少ない場合における一実施例
であり、このような場合番こは、本実施例の構成にて十
分である。
第２図において、モード切替信号Ｓの導入により、アド
レス信号アクセス・モードが設定される場合の動作につ
いては、前述の第１の実施例の場合と同様であり、また
、モード切替信号Ｓを介して、シリアル・アクセス・モ
ードに切替えられた場合の動作については、アクセス切
替スイッチ７およびフリップフロップ６および内部クロ
ック発生回路９から出力されるクロック信号Ｃｘ等を介
して行われるワード線Ｗ１．Ｗ２．Ｗ３．・−・、Ｗ２
．の選択、ならびにデータのワード線に対する取込み作
用等については、前述の第１の実施例の場合と同様であ
り、また、デジット線選択スイッチ８を介して行われる
デジット線ｗ１．ｗ２．ｗ３．．．．、 ｗ２゜の選択
、ならびに出力回路４おおび入力回路５等の作用につい
ても、第１の実施例および従来例の場合と同様である。
レス信号アクセス・モードが設定される場合の動作につ
いては、前述の第１の実施例の場合と同様であり、また
、モード切替信号Ｓを介して、シリアル・アクセス・モ
ードに切替えられた場合の動作については、アクセス切
替スイッチ７およびフリップフロップ６および内部クロ
ック発生回路９から出力されるクロック信号Ｃｘ等を介
して行われるワード線Ｗ１．Ｗ２．Ｗ３．・−・、Ｗ２
．の選択、ならびにデータのワード線に対する取込み作
用等については、前述の第１の実施例の場合と同様であ
り、また、デジット線選択スイッチ８を介して行われる
デジット線ｗ１．ｗ２．ｗ３．．．．、 ｗ２゜の選択
、ならびに出力回路４おおび入力回路５等の作用につい
ても、第１の実施例および従来例の場合と同様である。
以上、詳細に説明したように、本発明は、シリアル・ア
クセス・モードに対応して、複数のワード線および複数
のデジット線の双方、または前記複数のワード線および
複数のデジット線の内の一方についての各線の選択をシ
ーケンシャルに順次実行することにより、連続したアド
レスに対するアクセス時間を著しく短縮することができ
るという効果がある。
クセス・モードに対応して、複数のワード線および複数
のデジット線の双方、または前記複数のワード線および
複数のデジット線の内の一方についての各線の選択をシ
ーケンシャルに順次実行することにより、連続したアド
レスに対するアクセス時間を著しく短縮することができ
るという効果がある。
第１図および第２図は、それぞれ本発明の第１および第
２の実施例を示すブロック図、第３図は従来例を示すブ
ロック図である。 図において、■・・・・・・Ｘアドレス入力回路／デコ
ーダ回路、２・・・−・Ｙアドレス入力回路／デコーダ
回路、３−・−・・・メモリ・セル、４・・・・・・出
力回路、５・・・・・・書込み回路、６・・・・・・フ
リップフロップ、７・・・・−・アクセス切替スイッチ
、８・・・−・・デジット線選択回路、９・−・・・・
内部クロック発生回路、１０−・−・・・Ｙクロック発
生回路。
２の実施例を示すブロック図、第３図は従来例を示すブ
ロック図である。 図において、■・・・・・・Ｘアドレス入力回路／デコ
ーダ回路、２・・・−・Ｙアドレス入力回路／デコーダ
回路、３−・−・・・メモリ・セル、４・・・・・・出
力回路、５・・・・・・書込み回路、６・・・・・・フ
リップフロップ、７・・・・−・アクセス切替スイッチ
、８・・・−・・デジット線選択回路、９・−・・・・
内部クロック発生回路、１０−・−・・・Ｙクロック発
生回路。
Claims (1)
- 【特許請求の範囲】 １、所定のアドレス信号アクセス・モード時において、
外部から入力されるアドレス信号をデコードして、所定
の複数のワード線および複数のデジット線の内より、前
記アドレス信号に対応するワード線およびデジット線を
それぞれ選択する第１の選択制御回路と、 所定のシリアル・アクセス・モード時において、所定の
複数のワード線および複数のデジット線の内より、前記
アドレス信号に対応して、所定のクロック信号を介して
時間的に順次ワード線およびデジット線をそれぞれ選択
してゆく第２の選択制御回路と、前記アドレス信号アク
セス・モードと、前記シリアル・アクセス・モードとを
切替えるモード切替回路と、を備えることを特徴とする
半導体記憶装置。 ２、所定のシリアル・アクセス・モード時において、前
記第２の選択制御回路が、所定の複数のワード線または
複数のデジット線の何れか一方の複数線の内より、前記
アドレス信号に対応して、所定のクロック信号を介して
時間的に順次ワード線またはデジット線の何れか一方を
選択してゆく特許請求の範囲第１項記載の半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2215561A JP3057728B2 (ja) | 1990-08-15 | 1990-08-15 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2215561A JP3057728B2 (ja) | 1990-08-15 | 1990-08-15 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0498684A true JPH0498684A (ja) | 1992-03-31 |
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Patent Citations (2)
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