JPH04158531A - Ｍｏｓトランジスタおよびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＭＯＳ＋−ランジスタ及びその製造方法に関す
る。

〔従来の技術〕

従来のＭＯＳ）−ランジスタの構造は第３図のようにな
っていた。すなわち例えばシリコンなどのＰ型半導体基
板１に、ゲート酸化膜７．ゲートポリシリコン膜を形成
し、公知のリングラフィ技術を用いてゲート電ｉ１１を
形成し、その後、第２導電型（Ｎ型）の不純物をイオン
注入により、Ｐ型半導体基板に選択的に打ち込み熱拡散
をおこない、ソース領域Ｓおよびドレイン領域りを形成
していた。続いて、パッシベーション膜９を積層した後
、コンタクトホールを開孔して、ソース電極配線１０−
１．　ドレイン電極配線１０−２を直接、ソース領域Ｓ
、ドレイン領域りに接続していた。

〔発明が解決しようとする課題〕 一般にドレイン電流ＩＤは、三極管領域及び飽和領域で
それぞれ 及びＩ、＝−μＣｏｘ（Ｖｏ　　ＶＴ　）　２の式で表
わせ、ゲート長りを小さくすることがドレイン電流の増
加、すなわち回路の高速動作につながる。

しかし、ゲート長しは、半導体製造装置の加工精度で制
限される。例えば、レンズの開ロ数ＮＡ＝０．４０．波
長λ＝３６５ｎｍのｉ線露光装置を用いても、０．５μ
ｍの線幅に間隔を加工するのがやっとであり、それがゲ
ート長しの限界であった。それより小さいゲート長を得
る為には、高価でかつ処理能力の低い電子線描画装置や
、Ｘ線露光装置を使わなければならない。

また、従来のＭＯＳトランジスタの構造では、配線を直
接コンタクトホールを通し、ソース、ドレイン領域のシ
リコン基板に接続していた為、接触面積が小さく、抵抗
の増大を生じる。この現象はコンタクトホールの径が小
さくなっていく将来のＭＯＳトランジスタでは、顕著と
なる３まな、ソース、ドレイン上にコンタクトホールを
設けることは微細化に不利という問題点もある。また、
ゲートポリシリコン膜をエツチングする際にポリシリコ
ン膜下層のシリコンにダメージを与えないように、ポリ
シリコンとゲート酸化膜とのエツチングレートの比をで
きるだけ大きくなるような条件にしなければならない、
しかしゲート酸化膜の薄膜化に従い、基板にダメージを
与えない条件設定がむずかしくなってきている。

また、ソースおよびドレイン領域の形成をフィールド酸
化膜およびゲートポリシリコンをマスクとしてイオン打
ち込みで形成する為、ゲートポリシリコンを厚膜化しな
くてはならず、後工程への段差が大きくなったり、膜厚
が大きい分、エツチング時間、ばらつきの制御が難しい
。

〔課題を解決するための手段〕

本発明ＭＯ３トランジスタは、第１導電型半導体基板上
に所定間隔をおいてそれぞれ形成された第１ポリシリコ
ン膜及び第２ポリシリコン膜と、前記第１ポリシリコン
膜及び第２ポリシリコン膜からそれぞれ第２導電型の不
純物を拡散して形成したソース領域及びドレイン領域と
、前記第１ポリシリコン膜及び第２ポリシリコン膜のそ
れぞれの側面に形成したサイドウオールと、前記ソース
領域及びドレイン領域間の第１導電型半導体基板上に形
成されたゲート酸化膜と、前記ゲート酸化膜上に形成さ
れたゲート電極とを有するというものである。

又、本発明ＭＯ３トランジスタの製造方法は、第１導電
型半導体基板上に第２導電型不純物をドーピングした第
１層ポリシリコン膜を形成する第１の工程と、第１絶縁
膜を堆積したのち第１層ポリシリコン膜及び第１絶縁膜
の２層膜をエツチングによりパターニングして所定間隔
をおいて配置された第１ポリシリコン膜及び第２ポリシ
リコン膜を形成する第２の工程と、熱拡散によって前記
第２導電型不純物を第１導電型基板に押し込みソース領
域及びドレイン領域を形成する第３の工程と、前記第１
ポリシリコン膜及び第２ポリシリコン膜を被うように、
前記第１導電型半導体基板上に第２絶縁膜を形成する第
４の工程と、前記第２絶縁膜をエッチバックして前記第
１ポリシリコン膜及び第２ポリシリコン膜の側面にサイ
ドウオールを形成する第５の工程と、サイドウオールで
区画された第１導電型半導体基板上にゲート酸化膜を形
成する第６の工程と、第２層ポリシリコン膜を堆積した
のちエツチングしてゲート電極を形成する第７の工程と
を含んでいる。

〔実施例〕

次に本発明の実施例について図面を参照して説明する。

第１図は本発明のＭｏＳトランジスタの一実施例を示す
半導体チップの断面図である。

シリコンなどのＰ型半導体基板１の表面に選択的に形成
されたフィールド酸化膜２で区画された素子領域上に第
１ポリシリコン膜３−１．第２ポリシリコン膜３−２と
が一定間隔をおいて対置されている。第１ポリシリコン
膜３−１．第２ポリシリコン膜３−２にはＮ型不純物が
ドーピングされており、それぞれの直下部にソース領域
Ｓ、ドレイン領域りが設けられている。６−１．６−２
はサイドウオールで・あって、第１ポリシリコン膜３−
１．第２ポリシリコンＭ３−２の側面に設けられている
。７はゲート酸化膜、４は窒化シリコン膜、８ａはポリ
シリコンからなるゲート電極である。

サイドウオール６−１．６−２は第１ポリシリコンＩｌ
［３−１，第２ポリシリコン膜３−２と自己整合してお
り、リングラフィ技術で制限される寸法より小さなゲー
ト長のＭＯＳトランジスタになっている。

第２図（ａ）〜（ｉ）は本発明ＭＯ３トランジスタの製
造方法の一実施例を説明するための工程順断面図である
。

まず、第２図（ａ）に示すようにシリコンからなるＰ型
半導体基板１の表面を選択酸化しｌフィールド酸化膜２
を形成して素子領域を区画したのち第１層ポリシリコン
膜３を１５００人成長させる。

次に、第２図（ｂ）に示すようにＮ型不純物、例えばヒ
素等をイオン注入により第１層ポリシリコン膜３にドー
ピングする。

次に、第２図（Ｃ）に示すように、ＣＶＤ法により第１
層ポリシリコン膜３上に、第１絶縁膜として窒化シリコ
ン膜４を２０００人積層する。

次に、第２図（ｄ）に示すように、ＭＯＳのソース、ド
レインを形成すべき個所に第１層ポリシリコン膜３及び
窒化シリコン膜４を残すようにリソグラフィーおよび異
方性エツチング技術を用いてパターニングし第１ポリシ
リコン膜３−１．第２ポリシリコン膜３−２を形成する
。第１ポリシリコン膜３−１．第２ポリシリコン膜３−
２の間隔は、リソグラフィー時に例えばＮＡ＝０．４０
１線露光装置を用いれば、０．５μｍまでは可能である
。

次に第２図（ｅ）に示すように、窒素雰囲気中で高温の
熱処理を行なうことにより、第１ポリシリコンｌｌｌ３
−１．第２ポリシリコン膜３−２よりＮ型不純物がシリ
コン基板内に拡散され、ソース領域Ｓおよびドレイン領
域りが形成される。この時、Ｎ型不純物は縦方向のみな
らず横方向にも拡散する。

次に第２図（ｆ）に示すように、第２絶縁腹としてＣＶ
Ｄ法により酸化シリコン膜５を２０００人積層する。

次に第２図（ｇ）に示すように、酸化シリコンＭ５を異
方性エツチングによりエッチバックし、第１ポリシリコ
ン膜３−１．第２ポリシリコン膜３−２の側面にサイド
ウオール６−１．６−２を形成する。この時サイドウオ
ール幅は、前工程で作ったソース領域、ドレイン領域の
横方向のひろがりより、小さくなるように条件設定する
。

この工程の後、必要とあらばフィールド酸化膜２、窒化
シリコン膜４．サイドウオール６等をイオン注入のマス
クとしてしきい値制御用のイオン打ち込み（チャンネル
ドーピング）や、パンチスルー防止用のイオン打ち込み
を行なってもよい。

次に第２図（ｂ）に示すように、７５０°Ｃのスチーム
酸化によってゲート酸化膜７を４０人形成する。尚、ゲ
ート酸化膜７を形成する前に、７５０℃のスチーム酸化
で２００人程変形酸化シリコン膜を形成したのち、６対
３０に希釈したフッ化水素水溶液にてその２００人の酸
化シリコン膜を除去するという工程を追加することによ
って、エッチバック工程の際に、シリコン基板表面に出
来たダメージを除去することができる。続いて第２層ポ
リシリコンｌｌｌ８を２０００人積層する。次に第２図
（ｉ）に示すように、第２層ポリシリコン膜８にリンを
拡散させ、比抵抗を下げた後、エツチングしてゲートを
極８ａを形成する。

最後に、第１図に示すように、厚さ６０００人のパッシ
ベーション膜９を積層しコンタクトを開孔し、アルミニ
ウムによりソース電極配線１〇−１、ドレイン電極配線
１０−２を形成する。

尚、本実施例はＮ型ＭＯＳトランジスタの時の実施例で
あって各不純物を変えることでＰ型ＭＯＳトランジスタ
を得ることも当然可能である。

上述した実施例では第１ポリシリコン膜と第２ポリシリ
コン膜の間隔を０．５μｍ、サイドウオール幅がソース
、ドレイン部おのおの０．１５μｍとなるとすれば、ゲ
ート長しが０．２μｍのＭＯＳトランジスタが０．５μ
ｍの製造技術で可能となる。尚、実施例で示したように
、第１ポリシリコン膜及び第２ポリシリコン膜とゲート
電極の間に窒化シリコン膜をはさむことにより、ゲート
の寄生容量の低減をはかつている。

〔発明の効果〕

以上説明したように、本発明ＭＯＳトラジスタは、半導
体基板に接続して不純物をドーピングした第１ポリシリ
コン膜と第２ポリシリコン腹を対置することにより、そ
れぞれのポリシリコン膜と自己整合したソース領域２ド
レイン領域を有し、又、前述のそれぞれのポリシリコン
膜にサイドウオールを設けることにより、リソグラフィ
ーにより可能な最小間隔より小さなゲート長のＭＯＳ）
−ランジスタを実現できる。従って、ＭＯＳトランジス
タの小型化が可能となる効果がある。

また、本発明ＭＯＳトランジスタの製造方法によると、
ソース領域およびドレイン領域をドープトポリシリコン
法で形成するので、ソース領域およびドレイン領域とポ
リシリコン膜との接触抵抗を低く押えられるし、そのボ
シリシリコン膜を引きまわすことで従来ソース領域、ド
レイン領域上でしか取れなかったコンタクトが、フィー
ルド酸化膜などの素子分離領域上でも取れる等、回路レ
イアウトの自由度が大きく増すという効果を有する。ま
た、ソース、ドレイン領域を小さくでき、微細化できる
という効果を有する６ また、ソース領域、ドレイン領域を形成してから、ゲー
ト部を作っている為に、従来のようにゲートポリシリコ
ンをマスクにして、ソース、ドレイン領域形成用のイオ
ン打ち込みをする必要がない為、ゲートを極を薄くする
ことができ、段差を小さくしたり、薄いことによりエツ
チング等の加工が容易になる。

さらに、第２層ポリシリコン膜っまりゲートポリシリコ
ンエツチングの際、第２層ポリシリコン膜の下層は第１
．第２ポリシリコン膜や、絶縁膜（実施例では窒化シリ
コン膜）がある為、直接半導体基板へのエツチングのダ
メージがなく、ゲート酸化膜が薄い高性能ＭＯＳトラン
ジスタの作成が容易に行なえるという効果も有する。

【図面の簡単な説明】

第１図は本発明ＭＯ８トランジスタの一実施例の断面図
、第２図（ａ）〜（ｉ）は本発明ＭＯＳトランジスタの
製造方法の一実施例を説明するための工程順断面図、第
３図は従来のＭＯＳ）−ランジスタの断面図である。 １・・・Ｐ型半導体基板、２・・・フィールド酸化膜、
３・・・第１層ポリシリコン膜、３−１・・・第１ポリ
シリコン膜、３−２・・・第２ポリシリコン膜、４川窒
化シリコン膜、５・・・酸化シリコン膜、６−１．６−
２・・・サイドウオーＩし、７・・・ゲート酸化膜、８
・・・第２層ポリシリコン膜、８ａ・・・ゲート電極、
９・・・パッシベーション、１０−１・・・ソース電極
配線、１０−２・・ドレイン電極配線、１１・・・ケー
ト電極。

Claims (1)

1. 【特許請求の範囲】 １、第１導電型半導体基板上に所定間隔をおいてそれぞ
   れ形成された第１ポリシリコン膜及び第２ポリシリコン
   膜と、前記第１ポリシリコン膜及び第２ポリシリコン膜
   からそれぞれ第２導電型の不純物を拡散して形成したソ
   ース領域及びドレイン領域と、前記第１ポリシリコン膜
   及び第２ポリシリコン膜のそれぞれの側面に形成したサ
   イドウォールと、前記ソース領域及びドレイン領域間の
   第１導電型半導体基板上に形成されたゲート酸化膜と、
   前記ゲート酸化膜上に形成されたゲート電極とを有する
   ことを特徴とするＭＯＳトランジスタ。 ２、第１ポリシリコン膜及び第２ポリシリコン膜上に、
   前記ゲート酸化膜より厚い絶縁膜を介して前記ゲート電
   極がオーバラップしている請求項１記載のＭＯＳトラン
   ジスタ。 ３、第１導電型半導体基板上に第２導電型不純物をドー
   ピングした第１層ポリシリコン膜を形成する第１の工程
   と、第１絶縁膜を堆積したのち第１層ポリシリコン膜及
   び第１絶縁膜の２層膜をエッチングによりパターニング
   して所定間隔をおいて配置された第１ポリシリコン膜及
   び第２ポリシリコン膜を形成する第２の工程と、熱拡散
   によつて前記第２導電型不純物を第１導電型基板に押し
   込みソース領域及びドレイン領域を形成する第３の工程
   と、前記第１ポリシリコン膜及び第２ポリシリコン膜を
   被うように、前記第１導電型半導体基板上に第２絶縁膜
   を形成する第４の工程と、前記第２絶縁膜をエッチバッ
   クして前記第１ポリシリコン膜及び第２ポリシリコン膜
   の側面にサイドウォールを形成する第５の工程と、サイ
   ドウォールで区画された第１導電型半導体基板上にゲー
   ト酸化膜を形成する第６の工程と、第２層ポリシリコン
   膜を堆積したのちエッチングしてゲート電極を形成する
   第７の工程とを含むことを特徴とするＭＯＳトランジス
   タの製造方法。