JPH0415950A - 相補型電界効果半導体装置およびその製造方法 - Google Patents
相補型電界効果半導体装置およびその製造方法Info
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- JPH0415950A JPH0415950A JP2117687A JP11768790A JPH0415950A JP H0415950 A JPH0415950 A JP H0415950A JP 2117687 A JP2117687 A JP 2117687A JP 11768790 A JP11768790 A JP 11768790A JP H0415950 A JPH0415950 A JP H0415950A
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- ion implantation
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、逆傾斜ウェル（リトログレードウェル）構造
を有しリーク電流の抑制された電流−電圧特性を持つ相
補型電界効果半導体装置およびその製造方法に関するも
のである。
を有しリーク電流の抑制された電流−電圧特性を持つ相
補型電界効果半導体装置およびその製造方法に関するも
のである。
［従来の技術］
近年、ＬＳＩは、高集積化、高性能化に向けてさらに微
細化の研究が進められている。高集積化の点で優れてい
るＭＯ３ＬＳＩは、消費電力を極めて小さくできる相補
型ＭＯＳＬＳＩ （ＣＭＯＳＬＳＩ）が主流となってい
る。ＣＭＯ８においては、ＮチャネルＭＯ３ＦＥＴとＰ
チャネルＭＯ３ＦＥＴとを同一シリコン基板上に製作す
る必要があるので、シリコン基板にそれぞれ別の導電型
の島状領域（ウェル）を形成している。高集積化。
細化の研究が進められている。高集積化の点で優れてい
るＭＯ３ＬＳＩは、消費電力を極めて小さくできる相補
型ＭＯＳＬＳＩ （ＣＭＯＳＬＳＩ）が主流となってい
る。ＣＭＯ８においては、ＮチャネルＭＯ３ＦＥＴとＰ
チャネルＭＯ３ＦＥＴとを同一シリコン基板上に製作す
る必要があるので、シリコン基板にそれぞれ別の導電型
の島状領域（ウェル）を形成している。高集積化。
高性能化に向けて微細化を推し進めて行くと、ウェルを
介した寄生バイポーラ効果、いわゆるラッチアップ現象
が起き、ＬＳＩが動作しなくなる。このため、ラッチア
ップ耐性の高いＣＭＯＳ椹遣が高集積化されたＣＭＯＳ
ＬＳＩを実現するうえで重要となる。ラッチアップ耐性
を高くするためには、表面から奥に向かって不純物濃度
が高くなっている逆傾斜ウェル（リトログレードウェル
）構造を用いることが有効である。このリトログレード
ウェル構造は、深い所にピーク濃度がくるように高いエ
ネルギで不純物をイオン注入により導入することにより
得られる。
介した寄生バイポーラ効果、いわゆるラッチアップ現象
が起き、ＬＳＩが動作しなくなる。このため、ラッチア
ップ耐性の高いＣＭＯＳ椹遣が高集積化されたＣＭＯＳ
ＬＳＩを実現するうえで重要となる。ラッチアップ耐性
を高くするためには、表面から奥に向かって不純物濃度
が高くなっている逆傾斜ウェル（リトログレードウェル
）構造を用いることが有効である。このリトログレード
ウェル構造は、深い所にピーク濃度がくるように高いエ
ネルギで不純物をイオン注入により導入することにより
得られる。
［発明が解決しようとする課題］
しかしながら、イオン注入を行うと、シリコン基板にダ
メージが導入されるため、イオン注入条件によってはピ
ーク濃度を与える深さよりやや浅い所に結晶欠陥層が発
生する。このような結晶欠陥層が発生すると、ウェル中
に製作したＭＯＳ ＦＥＴ特性に影響を与え、特にソー
ス、ドレイン接合のリーク電流の増大をもたらす。この
ため、結晶欠陥層が発生しないようなイオン注入条件に
する必要があり、イオン注入の本来の目的である不純物
濃度分布制御を自由に行うことができず、デバイス特性
上必要な濃度分布の設計ができないという問題があった
。
メージが導入されるため、イオン注入条件によってはピ
ーク濃度を与える深さよりやや浅い所に結晶欠陥層が発
生する。このような結晶欠陥層が発生すると、ウェル中
に製作したＭＯＳ ＦＥＴ特性に影響を与え、特にソー
ス、ドレイン接合のリーク電流の増大をもたらす。この
ため、結晶欠陥層が発生しないようなイオン注入条件に
する必要があり、イオン注入の本来の目的である不純物
濃度分布制御を自由に行うことができず、デバイス特性
上必要な濃度分布の設計ができないという問題があった
。
したがって本発明は、従来の逆傾斜ウェルＭ遣の問題を
解決し、リーク電流の抑制された相補型電界効果半導体
装置およびその製造方法を提供することを目的としてい
る。
解決し、リーク電流の抑制された相補型電界効果半導体
装置およびその製造方法を提供することを目的としてい
る。
［課題を解決するための手段］
このような課題を解決するために本発明に係る相補型電
界効果半導体装置は、Ｐウェル中に形成したＮチャネル
電界効果トランジスタおよびＮウェル中に形成したＰチ
ャネル電界効果トランジスタよりなる相補型電界効果半
導体装置において、ＰウェルあるいはＮウェルと基板と
のＰＮ接合から基板中に伸びる空乏層より深い位置に非
晶質層再結晶化に伴い発生する結晶欠陥層を配置したも
のである。
界効果半導体装置は、Ｐウェル中に形成したＮチャネル
電界効果トランジスタおよびＮウェル中に形成したＰチ
ャネル電界効果トランジスタよりなる相補型電界効果半
導体装置において、ＰウェルあるいはＮウェルと基板と
のＰＮ接合から基板中に伸びる空乏層より深い位置に非
晶質層再結晶化に伴い発生する結晶欠陥層を配置したも
のである。
本発明に係る他の相補型電界効果半導体装置は、Ｐウェ
ル中に形成したＮチャネル電界効果トランジスタおよび
Ｎウェル中に形成したＰチャネル電界効果トランジスタ
相補型電界効果半導体装置において、Ｐウェルあるいは
Ｎウェルと基板とのＰＮ接合がらウェル中に伸びる空乏
層より浅く、ウェル中に形成した電界効果トランジスタ
のソース、ドレイン接合がらウェル中に伸びる空乏層よ
り深い位置に非晶質層再結晶化に伴い発生する結晶欠陥
層を配置したものである。
ル中に形成したＮチャネル電界効果トランジスタおよび
Ｎウェル中に形成したＰチャネル電界効果トランジスタ
相補型電界効果半導体装置において、Ｐウェルあるいは
Ｎウェルと基板とのＰＮ接合がらウェル中に伸びる空乏
層より浅く、ウェル中に形成した電界効果トランジスタ
のソース、ドレイン接合がらウェル中に伸びる空乏層よ
り深い位置に非晶質層再結晶化に伴い発生する結晶欠陥
層を配置したものである。
本発明に係る相補型電界効果半導体装置の製造方法は、
相補型電界効果半導体装置のウェル形成のためのイオン
注入に先だっであるいはその後に半導体の電気特性に影
響を与えない不活性な第１のイオンをイオン注入し非晶
質層を形成する第１の工程と、ウェル形成用の電気的に
活性な第２のイオンをイオン注入する第２の工程と、上
記非晶質層の再結晶化および該第２のイオン注入により
導入された不純物の活性化用熱処理を行う第３の工程と
を含むものである。
相補型電界効果半導体装置のウェル形成のためのイオン
注入に先だっであるいはその後に半導体の電気特性に影
響を与えない不活性な第１のイオンをイオン注入し非晶
質層を形成する第１の工程と、ウェル形成用の電気的に
活性な第２のイオンをイオン注入する第２の工程と、上
記非晶質層の再結晶化および該第２のイオン注入により
導入された不純物の活性化用熱処理を行う第３の工程と
を含むものである。
本発明に係る他の相補型電界効果半導体装置の製造方法
は、相補型電界効果半導体装置のウェル形成のためのイ
オン注入に先だっであるいはその後に半導体の電気特性
に影響を与えない不活性な第１のイオンをイオン注入し
非晶質層を形成する第１の工程と、ウェル形成用の電気
的に活性な第２のイオンをイオン注入する第２の工程と
、上記非晶質層の再結晶化および該第２のイオン注入に
より導入された不純物の活性化用熱処理を行う第３の工
程とを含み、上記第１のイオン注入の注入エネルギは、
該イオン注入により形成される非晶質層を再結晶化した
ときに発生する結晶欠陥層の深さが、ウェルと基板との
ＰＮ接合から基板中に伸びる空乏層の深さに一致すると
きの注入エネルギよりも大きくしたものである。
は、相補型電界効果半導体装置のウェル形成のためのイ
オン注入に先だっであるいはその後に半導体の電気特性
に影響を与えない不活性な第１のイオンをイオン注入し
非晶質層を形成する第１の工程と、ウェル形成用の電気
的に活性な第２のイオンをイオン注入する第２の工程と
、上記非晶質層の再結晶化および該第２のイオン注入に
より導入された不純物の活性化用熱処理を行う第３の工
程とを含み、上記第１のイオン注入の注入エネルギは、
該イオン注入により形成される非晶質層を再結晶化した
ときに発生する結晶欠陥層の深さが、ウェルと基板との
ＰＮ接合から基板中に伸びる空乏層の深さに一致すると
きの注入エネルギよりも大きくしたものである。
［作用コ
本発明においては、ウェル形成のための不純物のイオン
注入に先だっであるいはその後にウェルとなるべき領域
の少なくとも〜部を非晶質化することにより、結晶欠陥
層の影響のないリトログレードウェル構造を実現させ、
素子特性に影響を与える深さでの結晶欠陥の発生を防止
する。
注入に先だっであるいはその後にウェルとなるべき領域
の少なくとも〜部を非晶質化することにより、結晶欠陥
層の影響のないリトログレードウェル構造を実現させ、
素子特性に影響を与える深さでの結晶欠陥の発生を防止
する。
［実施例］
以下１図面を用いて本発明の実施例を詳細に説明する。
第１図（ａ）〜（ｆ）は、本発明による相補型電界効果
半導体装置一実施例による構成を相補型ＭＯ３ＬＳＩの
製造方法を用いて説明する工程の断面図である。同図に
おいて、■はＮ型Ｓｉ基板、２゛はＮ１埋め込み拡散層
、３はエピタキシャル成長により形成されたＮ−３ｉ層
、４は非晶質層、５はＰウェル、６はＮウェル、７は非
晶質層４の形成のためのイオン注入に伴う結晶欠陥層、
８はフィールド酸化膜、９はゲート酸化膜、１゜は低抵
抗多結晶シリコンゲート電極、１１は高濃度Ｎ型（Ｎ＋
）層（ＮＭＯ３ＦＥＴのソース、ドレイン）、１２は高
濃度Ｐ型（Ｐ＋）層（ＰＭＯ８ＦＥＴのソース、トレイ
ン）、１３は眉間絶縁膜、１４はＡ１電極である。
半導体装置一実施例による構成を相補型ＭＯ３ＬＳＩの
製造方法を用いて説明する工程の断面図である。同図に
おいて、■はＮ型Ｓｉ基板、２゛はＮ１埋め込み拡散層
、３はエピタキシャル成長により形成されたＮ−３ｉ層
、４は非晶質層、５はＰウェル、６はＮウェル、７は非
晶質層４の形成のためのイオン注入に伴う結晶欠陥層、
８はフィールド酸化膜、９はゲート酸化膜、１゜は低抵
抗多結晶シリコンゲート電極、１１は高濃度Ｎ型（Ｎ＋
）層（ＮＭＯ３ＦＥＴのソース、ドレイン）、１２は高
濃度Ｐ型（Ｐ＋）層（ＰＭＯ８ＦＥＴのソース、トレイ
ン）、１３は眉間絶縁膜、１４はＡ１電極である。
まず、第１図（ａ）に示すようにＮ型Ｓｉ基板１にＮ＋
埋め込み拡散層２を熱酸化法により形成する。本実施例
では砒素（Ａｓ）の拡散層を形成した。次にエピタキシ
ャル成長法により厚さ１３μｍのＮ−５ｉ層３を形成す
る。次に第１図（ｂ）に示すようにウェル形成のための
イオン注入に先立ってＳｉイオン注入を行い、Ｎ Ｓ
ｉ層３の全領域およびＮ＋埋め込み拡散層２の一部分を
非晶質化して非晶質層４を形成する。本実施例では、Ｓ
ｉイオンのイオン注入条件として以下の多段イオンの条
件、すなわち１５０ＫｅＶ ２ｘ１０”ｃｍ″２，５
００ＫｅＶ、３ｘ ］、Ｏ”ｃｍ −２１ＭｅＶ、４ｘ
ｌ （）１５ｃｍ−２の条件でイオン注入を行った。こ
の条件で表面がら１．５．４ｚｍの深さまでの全ての領
域にわたって非晶質層４を形成することができる。すな
わち非晶質層４と単結晶との界面はＮ″″埋め込み拡散
層２の中に存在することになる。当然のことながら所望
の非晶質化ずべき領域が浅い場合には、所定の注入エネ
ルギおよび注入菫を有する１回のイオン注入を用いるこ
ともある。本実施例のように２種類以上の注入エネルギ
で重ねてイオン注入（多段イオン注入）する場合には、
その最大の注入エネルギでＳｉ表面からの非晶質層の深
さが決定される。また、多段イオン注入において多種類
のイオンを用いる場合もある。次に第１図（ｃ）に示す
ようにウェル形成のためのイオン注入を行う。ＮＭＯＳ
ＦＥＴが形成されるべき領域にはホウ素（Ｂ）のイオン
注入によりＰウェル５を、ＰＭＯ３ＦＥＴが形成される
べき領域にはリン（Ｐ）のイオン注入によりＮウェル６
を形成する。イオン注入の条件は望ましい不純物濃度分
布を考慮して自由に選択すれば良い。本実施例では、例
えばＢを５００ＫｅＶ。
埋め込み拡散層２を熱酸化法により形成する。本実施例
では砒素（Ａｓ）の拡散層を形成した。次にエピタキシ
ャル成長法により厚さ１３μｍのＮ−５ｉ層３を形成す
る。次に第１図（ｂ）に示すようにウェル形成のための
イオン注入に先立ってＳｉイオン注入を行い、Ｎ Ｓ
ｉ層３の全領域およびＮ＋埋め込み拡散層２の一部分を
非晶質化して非晶質層４を形成する。本実施例では、Ｓ
ｉイオンのイオン注入条件として以下の多段イオンの条
件、すなわち１５０ＫｅＶ ２ｘ１０”ｃｍ″２，５
００ＫｅＶ、３ｘ ］、Ｏ”ｃｍ −２１ＭｅＶ、４ｘ
ｌ （）１５ｃｍ−２の条件でイオン注入を行った。こ
の条件で表面がら１．５．４ｚｍの深さまでの全ての領
域にわたって非晶質層４を形成することができる。すな
わち非晶質層４と単結晶との界面はＮ″″埋め込み拡散
層２の中に存在することになる。当然のことながら所望
の非晶質化ずべき領域が浅い場合には、所定の注入エネ
ルギおよび注入菫を有する１回のイオン注入を用いるこ
ともある。本実施例のように２種類以上の注入エネルギ
で重ねてイオン注入（多段イオン注入）する場合には、
その最大の注入エネルギでＳｉ表面からの非晶質層の深
さが決定される。また、多段イオン注入において多種類
のイオンを用いる場合もある。次に第１図（ｃ）に示す
ようにウェル形成のためのイオン注入を行う。ＮＭＯＳ
ＦＥＴが形成されるべき領域にはホウ素（Ｂ）のイオン
注入によりＰウェル５を、ＰＭＯ３ＦＥＴが形成される
べき領域にはリン（Ｐ）のイオン注入によりＮウェル６
を形成する。イオン注入の条件は望ましい不純物濃度分
布を考慮して自由に選択すれば良い。本実施例では、例
えばＢを５００ＫｅＶ。
５Ｘ１０”ｃｍ−２で、Ｐを９００ＫｅＶ、５ｘ１０１
３ｃｍ−２でイオン注入し、ピーク濃度が表面から１ノ
１ｍの深さにあるリトログレードウェルを形成した。イ
オン注入後、例えば窒素雰囲気中で９００℃、３０分の
アニールを行い、ウェル形成用の注入不純物を活性化す
るとともに非晶質層４を再結晶化する。このアニールに
より、非晶質層４は単結晶層になるとともにもとの非晶
質層と単結晶との界面付近に非晶質層形成のためのイオ
ン注入に伴う結晶欠陥層７が形成される。本実施例にお
いては、非晶質層と単結晶との界面がＮ゛埋め込み拡散
層２の中に位置するようにしているので、非晶質層形成
のためのイオン注入に伴う結晶欠陥層７はＮ＋埋め込み
拡散層２の中に位置することになる。この結晶欠陥層７
のデバイス特性への影響については後で詳しく説明する
。なお、本実施例では、Ｓｉイオンにより非晶質化した
後、ウェル形成のためのイオン注入を行う場合について
説明したが、ウェル形成のためのイオン注入を先に行い
、その後にＳｉイオン注入により非晶質化を行っても同
様の効果か得られる。次に第１図（ｄ）に示すように厚
さ５０００人のフィールド酸化膜８を形成した後、チャ
ネル部の不純物濃度を調整するためにＰウェルにはＢを
、ＮウェルにはＰをイオン注入する。このイオン注入条
件は、得ようとするＭＯＳＦＥＴの閾値電圧などの特性
に基づいて決定する。しかる後、窒素雰囲気中、９００
℃、３０分のアニールを行った後に乾燥酸素雰囲気で酸
化を行い、ゲート酸化膜９を形成する。本実施例におい
ては、ゲート酸化膜９の厚さは１００人とした。その後
、第１図（ｅ）に示すようにゲート電極として用いる低
抵抗多結晶シリコンを３０００人の厚さに堆積し、通常
のフォトリソグラフィあるいは電子ビームリングラフィ
を用いてゲート電極１０を形成する。次にソースドレイ
ンとして用いるＮ＋Ｐ接合およびＰ”Ｎ接合を形成する
ために例えばフォトレジストをイオン注入のマスクとし
て用い、ＮＭＯＳＦＥＴ部分にはＡｓを４０ＫｅＶ、４
ｘ ｌＱ”（ｍ−２の条件で、ＰＭＯＳＦＥＴ部分には
Ｂを１５ＫｅＶ、２Ｘ １０ ”ｃ ｍ−２の条件でイ
オン注入する。しかる後に窒素雰囲気中、９００℃、３
０分のアニールを行うことにより、高濃度Ｎ型（Ｎ１）
層１１（ＮＭＯＳＦＥＴのソース、ドレイン）、高濃度
Ｐ型（Ｐ＋）層１２ （ＰＭＯ３ＦＥＴのソース。
３ｃｍ−２でイオン注入し、ピーク濃度が表面から１ノ
１ｍの深さにあるリトログレードウェルを形成した。イ
オン注入後、例えば窒素雰囲気中で９００℃、３０分の
アニールを行い、ウェル形成用の注入不純物を活性化す
るとともに非晶質層４を再結晶化する。このアニールに
より、非晶質層４は単結晶層になるとともにもとの非晶
質層と単結晶との界面付近に非晶質層形成のためのイオ
ン注入に伴う結晶欠陥層７が形成される。本実施例にお
いては、非晶質層と単結晶との界面がＮ゛埋め込み拡散
層２の中に位置するようにしているので、非晶質層形成
のためのイオン注入に伴う結晶欠陥層７はＮ＋埋め込み
拡散層２の中に位置することになる。この結晶欠陥層７
のデバイス特性への影響については後で詳しく説明する
。なお、本実施例では、Ｓｉイオンにより非晶質化した
後、ウェル形成のためのイオン注入を行う場合について
説明したが、ウェル形成のためのイオン注入を先に行い
、その後にＳｉイオン注入により非晶質化を行っても同
様の効果か得られる。次に第１図（ｄ）に示すように厚
さ５０００人のフィールド酸化膜８を形成した後、チャ
ネル部の不純物濃度を調整するためにＰウェルにはＢを
、ＮウェルにはＰをイオン注入する。このイオン注入条
件は、得ようとするＭＯＳＦＥＴの閾値電圧などの特性
に基づいて決定する。しかる後、窒素雰囲気中、９００
℃、３０分のアニールを行った後に乾燥酸素雰囲気で酸
化を行い、ゲート酸化膜９を形成する。本実施例におい
ては、ゲート酸化膜９の厚さは１００人とした。その後
、第１図（ｅ）に示すようにゲート電極として用いる低
抵抗多結晶シリコンを３０００人の厚さに堆積し、通常
のフォトリソグラフィあるいは電子ビームリングラフィ
を用いてゲート電極１０を形成する。次にソースドレイ
ンとして用いるＮ＋Ｐ接合およびＰ”Ｎ接合を形成する
ために例えばフォトレジストをイオン注入のマスクとし
て用い、ＮＭＯＳＦＥＴ部分にはＡｓを４０ＫｅＶ、４
ｘ ｌＱ”（ｍ−２の条件で、ＰＭＯＳＦＥＴ部分には
Ｂを１５ＫｅＶ、２Ｘ １０ ”ｃ ｍ−２の条件でイ
オン注入する。しかる後に窒素雰囲気中、９００℃、３
０分のアニールを行うことにより、高濃度Ｎ型（Ｎ１）
層１１（ＮＭＯＳＦＥＴのソース、ドレイン）、高濃度
Ｐ型（Ｐ＋）層１２ （ＰＭＯ３ＦＥＴのソース。
トレイン）が形成される。以後は通常のＭＯ３ＬＳＩ製
造工程にしたがって第１図（ｆ）に示すように層間絶縁
膜１Ｂ、ＡＩ電極１４を形成し、相補型電界効果半導体
装置が製造される。
造工程にしたがって第１図（ｆ）に示すように層間絶縁
膜１Ｂ、ＡＩ電極１４を形成し、相補型電界効果半導体
装置が製造される。
第１図（ｅ）、（ｄ）、（ｅ）、（ｆ）に示すようにイ
オン注入で非晶質層を形成した場合には、アニール後、
非晶質層と単結晶との界面付近に結晶欠陥層７が発生す
る。そしてこの結晶欠陥層７か空乏層中にあるときは生
成再結合中心として働くので、ＰＮ接合の逆方向のリー
ク電流の増大をもたらす。本発明においては、この非晶
質化に伴う結晶欠陥層７がＰＮ接合の空乏層内に存在し
ないようにすることにより、リーク電流の増大などの特
性劣化が起きないようにした。
オン注入で非晶質層を形成した場合には、アニール後、
非晶質層と単結晶との界面付近に結晶欠陥層７が発生す
る。そしてこの結晶欠陥層７か空乏層中にあるときは生
成再結合中心として働くので、ＰＮ接合の逆方向のリー
ク電流の増大をもたらす。本発明においては、この非晶
質化に伴う結晶欠陥層７がＰＮ接合の空乏層内に存在し
ないようにすることにより、リーク電流の増大などの特
性劣化が起きないようにした。
第２図は、第１の実施例で説明した方法により形成した
ＮＭＯＳＦＥＴ部分の断面構造の拡大図であり、同図に
おいて、１１□はＮＭＯＳＦＥＴのソース、１１２はＮ
ＭＯＳＦＥＴのトレイン、１５はウェル接合（Ｐウェル
とＮ″′埋め込み層およびＮウェルとの接合）の空乏層
端、１６はドレインの空乏層端である。同図に示すよう
に動作状態では、ＰウェルとＮ＋埋め込み拡散層および
Ｎウェルの接合２ソースおよびドレインの接合の空乏層
が伸びるが、このうちソース、ドレインの空乏層はＰウ
ェル中にあるので非晶質化に伴う結晶欠陥層７はその中
に存在せず、ソース、ドレインの接合特性には影響を与
えない。また、ウェル接合の空乏層は、同図に示すよう
にＰウェル５中Ｎウェル６中およびＮ＋埋め込み層２中
に伸びるが、本発明においては、結晶欠陥層７の深さＷ
ｌがウェル接合からＮ＋埋め込み層２に伸びる空乏層端
の深さ（深い方の空乏層端の深さ）Ｗ２よりも深くなる
ようにするので、結晶欠陥層７はウェル接合の空乏層中
にも存在せず、ウェル接合の接合特性にも影響を与えな
い。以上はＮＭＯ３ＦＥＴ部について説明したが、ＰＭ
ＯＳＦＥＴ部においてもソース、ドレインの接合の空乏
層は結晶欠陥層７までは到達せず、良好な接合特性が得
られる。なお、本実施例においては、埋め込み拡散層と
してＮ＋層を用いる場合を説明したが、Ｐ＋層を用いて
も同様の効果が得られる。あるいは空乏層があまり伸び
ない程度の比較的不純物濃度の高いＳｉ基板を用いれば
埋め込み拡散層を用いる必要はない。
ＮＭＯＳＦＥＴ部分の断面構造の拡大図であり、同図に
おいて、１１□はＮＭＯＳＦＥＴのソース、１１２はＮ
ＭＯＳＦＥＴのトレイン、１５はウェル接合（Ｐウェル
とＮ″′埋め込み層およびＮウェルとの接合）の空乏層
端、１６はドレインの空乏層端である。同図に示すよう
に動作状態では、ＰウェルとＮ＋埋め込み拡散層および
Ｎウェルの接合２ソースおよびドレインの接合の空乏層
が伸びるが、このうちソース、ドレインの空乏層はＰウ
ェル中にあるので非晶質化に伴う結晶欠陥層７はその中
に存在せず、ソース、ドレインの接合特性には影響を与
えない。また、ウェル接合の空乏層は、同図に示すよう
にＰウェル５中Ｎウェル６中およびＮ＋埋め込み層２中
に伸びるが、本発明においては、結晶欠陥層７の深さＷ
ｌがウェル接合からＮ＋埋め込み層２に伸びる空乏層端
の深さ（深い方の空乏層端の深さ）Ｗ２よりも深くなる
ようにするので、結晶欠陥層７はウェル接合の空乏層中
にも存在せず、ウェル接合の接合特性にも影響を与えな
い。以上はＮＭＯ３ＦＥＴ部について説明したが、ＰＭ
ＯＳＦＥＴ部においてもソース、ドレインの接合の空乏
層は結晶欠陥層７までは到達せず、良好な接合特性が得
られる。なお、本実施例においては、埋め込み拡散層と
してＮ＋層を用いる場合を説明したが、Ｐ＋層を用いて
も同様の効果が得られる。あるいは空乏層があまり伸び
ない程度の比較的不純物濃度の高いＳｉ基板を用いれば
埋め込み拡散層を用いる必要はない。
第３ＩＮ（ａ）〜（ｅ）は、本発明による相補型電界効
果半導体装置製造方法の第２の実施例を示す工程の断面
図である。同図において、１７は絶縁物が充填された分
離用の溝である。第３図（ａ）に示すようにＮ型Ｓｉ基
板１上にエピタキシャル成長法により厚さ１．３μｍの
Ｎ−Ｓｉ層３を形成する６次に第３図（ｂ）に示すよう
にウェル形成のためのイオン注入に先だってＳｉイオン
注入を行い、Ｎ−Ｓｉ層３の一部分を非晶質化し、非晶
質層４を形成する。本実施例では、Ｓｉイオンのイオン
注入条件として以下の多段イオン注入の条件、すなわち
１５０ＫｅＶ、２Ｘ１０１５ｃｍ−２，５００ＫｅＶ、
３Ｘ１０１５ｃｍ−２の条件でイオン注入した。この条
件で表面から約１μｍの深さまでの全ての領域にわたっ
て非晶質層４を形成することができ、非晶質層と単結晶
との界面はＮ−Ｓｉ層３の中に存在する。次に第３図（
Ｃ）に示すようにウェル形成のためのイオン注入を行う
。ＮＭＯ３ＦＥＴが形成されるべき領域にはＢのイオン
注入によりＰウェル５を、ＰＭＯ３ＦＥＴが形成される
べき領域にはＰのイオン注入によりＮウェル６を形成す
る。本実施例では、Ｂを５００ＫｅＶ、５Ｘ１０”ｃｍ
〜２で、Ｐを９００に、ｅＶ、５ｘ ｌ Ｏ”ｃｍ−２
でイオン注入し、ピーク濃度か表面から約１ ）ｔ ｍ
の深さにあるリトログレードウェルを形成した。イオン
注入後、例えば窒素雰囲気中、９００℃、３０分のアニ
ールを行い、ウェル形成用の注入不純物を活性化すると
とも°に非晶質層４を再結晶化する。このアニルにより
、非晶質層４は単結晶層になるとともにもとの非晶質層
と単結晶との界面付近に非晶質形成のためのイオン注入
に伴う結晶欠陥層７が形成される。本実施例においては
、非晶質と単結晶との界面がＮ−３ｉ層３の中に位置す
るようにしているので、非晶質層形成のためのイオン注
入に伴う結晶欠陥層７は、同図に示すようにＰウェル５
およびＮウェル６の中に位置することになる。次に第３
図（ｄ）に示すようにウェル間の分離のために通常の方
法で絶縁物で充填された溝１７を１．５μｍの深さに形
成した後、チャネル部の不純物濃度を調整するためにＰ
ウェルにはＢを、ＮウェルにはＰをイオン注入する。こ
の後は、第１の実施例と全く同様にして第３図（ｅ）に
示ず相補型電界効果半導体装置が製造される。
果半導体装置製造方法の第２の実施例を示す工程の断面
図である。同図において、１７は絶縁物が充填された分
離用の溝である。第３図（ａ）に示すようにＮ型Ｓｉ基
板１上にエピタキシャル成長法により厚さ１．３μｍの
Ｎ−Ｓｉ層３を形成する６次に第３図（ｂ）に示すよう
にウェル形成のためのイオン注入に先だってＳｉイオン
注入を行い、Ｎ−Ｓｉ層３の一部分を非晶質化し、非晶
質層４を形成する。本実施例では、Ｓｉイオンのイオン
注入条件として以下の多段イオン注入の条件、すなわち
１５０ＫｅＶ、２Ｘ１０１５ｃｍ−２，５００ＫｅＶ、
３Ｘ１０１５ｃｍ−２の条件でイオン注入した。この条
件で表面から約１μｍの深さまでの全ての領域にわたっ
て非晶質層４を形成することができ、非晶質層と単結晶
との界面はＮ−Ｓｉ層３の中に存在する。次に第３図（
Ｃ）に示すようにウェル形成のためのイオン注入を行う
。ＮＭＯ３ＦＥＴが形成されるべき領域にはＢのイオン
注入によりＰウェル５を、ＰＭＯ３ＦＥＴが形成される
べき領域にはＰのイオン注入によりＮウェル６を形成す
る。本実施例では、Ｂを５００ＫｅＶ、５Ｘ１０”ｃｍ
〜２で、Ｐを９００に、ｅＶ、５ｘ ｌ Ｏ”ｃｍ−２
でイオン注入し、ピーク濃度か表面から約１ ）ｔ ｍ
の深さにあるリトログレードウェルを形成した。イオン
注入後、例えば窒素雰囲気中、９００℃、３０分のアニ
ールを行い、ウェル形成用の注入不純物を活性化すると
とも°に非晶質層４を再結晶化する。このアニルにより
、非晶質層４は単結晶層になるとともにもとの非晶質層
と単結晶との界面付近に非晶質形成のためのイオン注入
に伴う結晶欠陥層７が形成される。本実施例においては
、非晶質と単結晶との界面がＮ−３ｉ層３の中に位置す
るようにしているので、非晶質層形成のためのイオン注
入に伴う結晶欠陥層７は、同図に示すようにＰウェル５
およびＮウェル６の中に位置することになる。次に第３
図（ｄ）に示すようにウェル間の分離のために通常の方
法で絶縁物で充填された溝１７を１．５μｍの深さに形
成した後、チャネル部の不純物濃度を調整するためにＰ
ウェルにはＢを、ＮウェルにはＰをイオン注入する。こ
の後は、第１の実施例と全く同様にして第３図（ｅ）に
示ず相補型電界効果半導体装置が製造される。
第４図は、本発明の第２の実施例で説明した製造方法で
形成したＮＭＯ３ＦＥＴ部分の断面構造の拡大図である
。同図において、１８はＰウェル５とＳｉ基板］−との
間の接合がらウェル中に伸びる空乏層の端である。同図
に示すように動作状態ではＰウェル５とＮ型Ｓｉ基板１
との間の接合ソースおよびドレインの接合の空乏層が伸
びるが、本実施例においては、ＰＮ接合のリーク電流の
増大をもたらさないようにするために非晶質化に伴う結
晶欠陥層７が空乏層中に存在しないようにした。すなわ
ち同図に示すように非晶質化に伴う結晶欠陥層７の深さ
Ｗｌは、Ｐウェル５とＮ型Ｓ１基板１との接合からＰウ
ェル５中に伸びる空乏層の端１の深さＷ３より浅く、ド
レインの空乏層の深さＷ４より深くなるようにしている
。ただし、この第２の実施例においては、非晶質層より
深い場所にウェルのイオン注入に伴う結晶欠陥が位置し
ないようにする必要があり、ある程度ウェルのイオン注
入条件に制約がある。すなわち第１の実施例で説明した
方法の方がウェルの不純物濃度分布良計の自由度が大き
い。上記のようにすることにより、非晶質化に伴う結晶
欠陥層７はウェル接合の特性およびソース、ドレインの
接合特性には影響を与えず、いずれも良好な接合特性が
得られる。以りはＮＭＯＳＦＥＴ部について説明したが
、ＰＭＯＳＦＥＴ部においてもソース、ドレインの接合
の空乏層は結晶欠陥層７までは到達しないような深さに
しているので、良好な接合特性が得られる。以上、説明
した実施例によれば、リーク電流などの他の特性を劣化
させることなく、リトログレードウェルの不純物濃度分
布を自由に設計することができる。
形成したＮＭＯ３ＦＥＴ部分の断面構造の拡大図である
。同図において、１８はＰウェル５とＳｉ基板］−との
間の接合がらウェル中に伸びる空乏層の端である。同図
に示すように動作状態ではＰウェル５とＮ型Ｓｉ基板１
との間の接合ソースおよびドレインの接合の空乏層が伸
びるが、本実施例においては、ＰＮ接合のリーク電流の
増大をもたらさないようにするために非晶質化に伴う結
晶欠陥層７が空乏層中に存在しないようにした。すなわ
ち同図に示すように非晶質化に伴う結晶欠陥層７の深さ
Ｗｌは、Ｐウェル５とＮ型Ｓ１基板１との接合からＰウ
ェル５中に伸びる空乏層の端１の深さＷ３より浅く、ド
レインの空乏層の深さＷ４より深くなるようにしている
。ただし、この第２の実施例においては、非晶質層より
深い場所にウェルのイオン注入に伴う結晶欠陥が位置し
ないようにする必要があり、ある程度ウェルのイオン注
入条件に制約がある。すなわち第１の実施例で説明した
方法の方がウェルの不純物濃度分布良計の自由度が大き
い。上記のようにすることにより、非晶質化に伴う結晶
欠陥層７はウェル接合の特性およびソース、ドレインの
接合特性には影響を与えず、いずれも良好な接合特性が
得られる。以りはＮＭＯＳＦＥＴ部について説明したが
、ＰＭＯＳＦＥＴ部においてもソース、ドレインの接合
の空乏層は結晶欠陥層７までは到達しないような深さに
しているので、良好な接合特性が得られる。以上、説明
した実施例によれば、リーク電流などの他の特性を劣化
させることなく、リトログレードウェルの不純物濃度分
布を自由に設計することができる。
なお、前述した実施例では、非晶質化のためのイオン注
入のイオン種としてはＳｉの場合について説明したが、
他にＧｅ、Ａｒなど最終的に電気特性に影響を与−えな
いものであれば他のものでもよい。また、ウェル形成の
ためのイオン種とじてはＢおよびＰの場合を説明したが
、もちろん Ｐ型の不純物としてＢＦ２あるいはＧａを
イオン注入しても良く、Ｎ型の不純物としてはＡｓなど
を用いても良い。さらに熱処理としては電気炉アニール
を用いる場合について説明したが、他のアニール方法、
例えばランプアニール、電子ビームアニール、レーザア
ニールなどであっても良いことは言うまでもない。
入のイオン種としてはＳｉの場合について説明したが、
他にＧｅ、Ａｒなど最終的に電気特性に影響を与−えな
いものであれば他のものでもよい。また、ウェル形成の
ためのイオン種とじてはＢおよびＰの場合を説明したが
、もちろん Ｐ型の不純物としてＢＦ２あるいはＧａを
イオン注入しても良く、Ｎ型の不純物としてはＡｓなど
を用いても良い。さらに熱処理としては電気炉アニール
を用いる場合について説明したが、他のアニール方法、
例えばランプアニール、電子ビームアニール、レーザア
ニールなどであっても良いことは言うまでもない。
［発明の効果］
以上、説明したように本発明によれば、ウェル形成のた
めのイオン注入に先だっであるいはその後にイオン注入
により非晶質化するので、デバイス特性に影響を与える
部分には結晶欠陥層が存在しないようにすることができ
、トランジスタなどの電流−電圧特性を劣化させること
なく、ウェルの不純物濃度分布を自由に設計できるとい
う極めて優れた効果が得られる。
めのイオン注入に先だっであるいはその後にイオン注入
により非晶質化するので、デバイス特性に影響を与える
部分には結晶欠陥層が存在しないようにすることができ
、トランジスタなどの電流−電圧特性を劣化させること
なく、ウェルの不純物濃度分布を自由に設計できるとい
う極めて優れた効果が得られる。
第１図は本発明の第１の実施例を示す断面図、第２図は
本発明の第１の実施例で示した相補型電界効果半導体装
置のＮＭＯＳＦＥＴ部分を示す拡大断面図、第３図は本
発明の第２の実施例を示寸断面図、第４図は本発明の第
２の実施例で示した相補型電界効果半導体装置のＮ Ｍ
ＯＳ Ｆ Ｅ Ｔ部分を示す拡大断面図である。 ■・・・・Ｎ型Ｓｉ基板、２・・・・Ｎ＋埋め込み層、
３・・ ・エピタキシャル成長により形成したＮ−５ｉ
層、４・・・・非晶質層、５・・Ｐウェル、６・・・・
Ｎウェル、７・・・・非晶質層形成のためのイオン注入
に伴う結晶欠陥層、８・・・・フィード酸化膜、９・・
・ゲート酸化膜、１０・・・・低抵抗多結晶シリコンゲ
ート電極、１１・・・・高濃度Ｎ型（Ｎ＋）層、１．１
１ ・ ・・ＮＭＯＳＦＥＴのソース、１１゜・・
・ＮＭＯＳＦＥＴのドレイン、１２、・・、高濃度Ｐ型
（Ｐ＋）層、１３・・・・層間絶縁膜、１４・・・・Ａ
Ｉ電極、１５・・・・ウェル接合の空乏層端、１６・・
・・ドレインの空乏層端、１７・・・・絶縁物が充填さ
れた分離用の清、１８・・・・ＰウェルとＳｉ基板との
間の接合からウェル中に伸びる空乏層の端。 特許出願人 日本電信電話株式会社
本発明の第１の実施例で示した相補型電界効果半導体装
置のＮＭＯＳＦＥＴ部分を示す拡大断面図、第３図は本
発明の第２の実施例を示寸断面図、第４図は本発明の第
２の実施例で示した相補型電界効果半導体装置のＮ Ｍ
ＯＳ Ｆ Ｅ Ｔ部分を示す拡大断面図である。 ■・・・・Ｎ型Ｓｉ基板、２・・・・Ｎ＋埋め込み層、
３・・ ・エピタキシャル成長により形成したＮ−５ｉ
層、４・・・・非晶質層、５・・Ｐウェル、６・・・・
Ｎウェル、７・・・・非晶質層形成のためのイオン注入
に伴う結晶欠陥層、８・・・・フィード酸化膜、９・・
・ゲート酸化膜、１０・・・・低抵抗多結晶シリコンゲ
ート電極、１１・・・・高濃度Ｎ型（Ｎ＋）層、１．１
１ ・ ・・ＮＭＯＳＦＥＴのソース、１１゜・・
・ＮＭＯＳＦＥＴのドレイン、１２、・・、高濃度Ｐ型
（Ｐ＋）層、１３・・・・層間絶縁膜、１４・・・・Ａ
Ｉ電極、１５・・・・ウェル接合の空乏層端、１６・・
・・ドレインの空乏層端、１７・・・・絶縁物が充填さ
れた分離用の清、１８・・・・ＰウェルとＳｉ基板との
間の接合からウェル中に伸びる空乏層の端。 特許出願人 日本電信電話株式会社
Claims (6)
- （１）Ｐウェル中に形成したＮチャネル電界効果トラン
ジスタおよびＮウェル中に形成したＰチャネル電界効果
トランジスタよりなる相補型電界効果半導体装置におい
て、ＰウェルあるいはＮウェルと基板とのＰＮ接合から
基板中に伸びる空乏層より深い位置に非晶質層再結晶化
に伴い発生する結晶欠陥層を配置することを特徴とした
相補型電界効果半導体装置。 - （２）Ｐウェル中に形成したＮチャネル電界効果トラン
ジスタおよびＮウェル中に形成したＰチャネル電界効果
トランジスタ相補型電界効果半導体装置において、Ｐウ
ェルあるいはＮウェルと基板とのＰＮ接合からウェル中
に伸びる空乏層より浅く、ウェル中に形成した電界効果
トランジスタのソース、ドレイン接合からウェル中に伸
びる空乏層より深い位置に非晶質層再結晶化に伴い発生
する結晶欠陥層を配置することを特徴とた相補型電界効
果半導体装置。 - （３）相補型電界効果半導体装置のウェル形成のための
イオン注入に先だってあるいはその後に半導体の電気特
性に影響を与えない不活性な第１のイオンをイオン注入
し非晶質層を形成する第１の工程と、ウェル形成用の電
気的に活性な第２のイオンをイオン注入する第２の工程
と、前記非晶質層の再結晶化および該第２のイオン注入
により導入された不純物の活性化用熱処理を行う第３の
工程とを含むことを特徴とした相補型電界効果半導体装
置の製造方法。 - （４）請求項３において、前記第３の工程において前記
非晶質層を再結晶化したときに発生する結晶欠陥層の深
さを、前記相補型電界効果半導体装置のウェルと基板と
のＰＮ接合から基板中に伸びる空乏層の深さよりも深く
形成するべく前記第１の工程におけるイオン注入の注入
量を選定し非晶質層を形成する工程を含むことを特徴と
した相補型電界効果半導体装置の製造方法。 - （５）相補型電界効果半導体装置のウェル形成のための
イオン注入に先だってあるいはその後に半導体の電気特
性に影響を与えない不活性な第１のイオンをイオン注入
し非晶質層を形成する第１の工程と、ウェル形成用の電
気的に活性な第２のイオンをイオン注入する第２の工程
と、前記非晶質層の再結晶化および該第２のイオン注入
により導入された不純物の活性化用熱処理を行う第３の
工程とを含み、前記第１のイオン注入の注入エネルギは
、該イオン注入により形成される非晶質層を再結晶化し
たときに発生する結晶欠陥層の深さが、ウェルと基板と
のＰＮ接合から基板中に伸びる空乏層の深さに一致する
ときの注入エネルギよりも大きいことを特徴とした相補
型電界効果半導体装置の製造方法。 - （６）請求項５において、前記第３の工程において前記
非晶質層を再結晶化したときに発生する結晶欠陥層の深
さを、前記相補型電界効果半導体装置のウェルと基板と
のＰＮ接合から基板中に伸びる空乏層の深さよりも深く
形成するべく前記第１の工程におけるイオン注入の注入
量を選定し非晶質層を形成する工程を含むことを特徴と
した相補型電界効果半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2117687A JPH0415950A (ja) | 1990-05-09 | 1990-05-09 | 相補型電界効果半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2117687A JPH0415950A (ja) | 1990-05-09 | 1990-05-09 | 相補型電界効果半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0415950A true JPH0415950A (ja) | 1992-01-21 |
Family
ID=14717811
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2117687A Pending JPH0415950A (ja) | 1990-05-09 | 1990-05-09 | 相補型電界効果半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0415950A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06318559A (ja) * | 1993-05-07 | 1994-11-15 | Hitachi Ltd | 高エネルギーイオン注入による半導体装置の製造方法 |
| JP2013062432A (ja) * | 2011-09-14 | 2013-04-04 | Denso Corp | 半導体装置およびその製造方法 |
-
1990
- 1990-05-09 JP JP2117687A patent/JPH0415950A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06318559A (ja) * | 1993-05-07 | 1994-11-15 | Hitachi Ltd | 高エネルギーイオン注入による半導体装置の製造方法 |
| JP2013062432A (ja) * | 2011-09-14 | 2013-04-04 | Denso Corp | 半導体装置およびその製造方法 |
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