JPH0416032A - ビット位相同期回路 - Google Patents
ビット位相同期回路Info
- Publication number
- JPH0416032A JPH0416032A JP2120283A JP12028390A JPH0416032A JP H0416032 A JPH0416032 A JP H0416032A JP 2120283 A JP2120283 A JP 2120283A JP 12028390 A JP12028390 A JP 12028390A JP H0416032 A JPH0416032 A JP H0416032A
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- JP
- Japan
- Prior art keywords
- circuit
- outputs
- phase
- data
- counters
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000001360 synchronised effect Effects 0.000 claims description 8
- 238000005070 sampling Methods 0.000 abstract 1
- 230000005540 biological transmission Effects 0.000 description 8
- 230000007257 malfunction Effects 0.000 description 2
- ZIWNJZLXPXFNGN-GXTQQWMXSA-N (z)-7-[(3r,4s)-3-[(e,3s)-3-hydroxyoct-1-enyl]-4-bicyclo[3.1.1]heptanyl]hept-5-enoic acid Chemical compound OC(=O)CCC\C=C/C[C@@H]1[C@@H](/C=C/[C@@H](O)CCCCC)CC2CC1C2 ZIWNJZLXPXFNGN-GXTQQWMXSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
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- 238000000034 method Methods 0.000 description 1
- 238000003786 synthesis reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はビット位相同期回路に関し、特に装置クロック
と周波数が同期しており、ビット位相が任意な入カテー
タを扱うディジタル伝送装置やディジタル処理装置にお
いて装置クロックに位相同期化して出力するビット位相
同期回路に関する。
と周波数が同期しており、ビット位相が任意な入カテー
タを扱うディジタル伝送装置やディジタル処理装置にお
いて装置クロックに位相同期化して出力するビット位相
同期回路に関する。
従来、この種のビット位相同期回路では、データビット
レートよりも高い周波数のタロツクを用いて１ビット分
の期間をさらに細分化し、データの変化点がこの細分化
された区間のどの区間にあるのかを判定することによっ
てデータラッチのための最適位相を決定していた。
レートよりも高い周波数のタロツクを用いて１ビット分
の期間をさらに細分化し、データの変化点がこの細分化
された区間のどの区間にあるのかを判定することによっ
てデータラッチのための最適位相を決定していた。
上述した従来のビット位相同期回路は、タロツク伝送速
度がデータ伝送速度の数倍となるなめ、データ伝送路の
必要伝送帯域とタロツク伝送路の必要伝送帯域に大きな
隔たりが生じ、クロック伝送路を形成するのに必要な印
刷配線回路、コネクタおよび同軸ケーブルは高精度に特
性インピーダンスをマツチングさせた特殊な部品が必要
となる欠点かある。
度がデータ伝送速度の数倍となるなめ、データ伝送路の
必要伝送帯域とタロツク伝送路の必要伝送帯域に大きな
隔たりが生じ、クロック伝送路を形成するのに必要な印
刷配線回路、コネクタおよび同軸ケーブルは高精度に特
性インピーダンスをマツチングさせた特殊な部品が必要
となる欠点かある。
本発明のビット位相同期回路は、ディジタルデータをｎ
相化（ｎ≧２）して＜ｎ−１）セレクタで選択する可変
遅延回路と、この（ｎ−１）セレクタにより選択された
データを６相化して１相クロックでサンプリングする６
個のＤフリップフロップと、隣り合う２個の前Ｊ己りフ
リップフ・ロップの出力から検出した変化点によって動
作する第１、第２．第３のカウンタと、前記第１．第２
第３のカウンタの出力を比較して第２のカウンタの出力
が最小となるように前記（ｎ−１）セレクタを制御する
可変遅延制御手段を備えることを特徴とし、前記可変遅
延制御手段は前記第１．第２のカウンタの出力を比較す
る第１の比較回路と、前記第２．第３のカウンタの出力
を比較する第２の比較回路と、この第１．第２の比較回
路の出力の論理積信号を同期入力とし且つ前記第２の比
較回路の出力の反転信号をアップダウン入力とする２ビ
ットアップダウンカウンタとからなることを特徴とする
。
相化（ｎ≧２）して＜ｎ−１）セレクタで選択する可変
遅延回路と、この（ｎ−１）セレクタにより選択された
データを６相化して１相クロックでサンプリングする６
個のＤフリップフロップと、隣り合う２個の前Ｊ己りフ
リップフ・ロップの出力から検出した変化点によって動
作する第１、第２．第３のカウンタと、前記第１．第２
第３のカウンタの出力を比較して第２のカウンタの出力
が最小となるように前記（ｎ−１）セレクタを制御する
可変遅延制御手段を備えることを特徴とし、前記可変遅
延制御手段は前記第１．第２のカウンタの出力を比較す
る第１の比較回路と、前記第２．第３のカウンタの出力
を比較する第２の比較回路と、この第１．第２の比較回
路の出力の論理積信号を同期入力とし且つ前記第２の比
較回路の出力の反転信号をアップダウン入力とする２ビ
ットアップダウンカウンタとからなることを特徴とする
。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図である。
タロツク入力端子３０がら入力されたタロツク（以下Ｃ
Ｋ）は可変遅延制御回路である２ビットアップダウンカ
ウンタ（以下ＬＩＤＣ）２８と、６段のＤフリップフロ
ップ（以下ＦＦ）１１〜１６と、カウンタＡ（以下ＣＴ
Ａ）２０． カウンタＢ（以下ＣＴＢ）２１．カウンタ
Ｃ（以下ＣＴＣ）２２と、タイミング発生回路く以下Ｔ
ＭＧ）２９に分配され、タロツク出力端子３２に出力さ
れる。
Ｋ）は可変遅延制御回路である２ビットアップダウンカ
ウンタ（以下ＬＩＤＣ）２８と、６段のＤフリップフロ
ップ（以下ＦＦ）１１〜１６と、カウンタＡ（以下ＣＴ
Ａ）２０． カウンタＢ（以下ＣＴＢ）２１．カウンタ
Ｃ（以下ＣＴＣ）２２と、タイミング発生回路く以下Ｔ
ＭＧ）２９に分配され、タロツク出力端子３２に出力さ
れる。
データ入力端子１から入ったデータ（以下ＤＴ）は遅延
用ゲート（Ｇ）２．３．４によって４相化する。４相化
されたデータは（４−１）セレクタ（以下５ＥＬ）５の
いずれが１つのパスを通って０６、〜１０によって６相
化され、ＦＦＩＩ 〜１６によってサンプリングされ
る。排他的論理和ゲ−） （以下ＥＸＯＲ）１７，１８
．１９は各ブロックごとに、すなわちＥＸＯＲ１７はＦ
ＦＩＩ。
用ゲート（Ｇ）２．３．４によって４相化する。４相化
されたデータは（４−１）セレクタ（以下５ＥＬ）５の
いずれが１つのパスを通って０６、〜１０によって６相
化され、ＦＦＩＩ 〜１６によってサンプリングされ
る。排他的論理和ゲ−） （以下ＥＸＯＲ）１７，１８
．１９は各ブロックごとに、すなわちＥＸＯＲ１７はＦ
ＦＩＩ。
１２の出力、ＥＸＯＲ１８はＦＦ１Ｂ、１４の出力、Ｅ
ＸＯＲ１９はＦＦ１５，１６の出力の比較を行い、それ
ぞれＣＴＡ２０．ＣＴＢ２１゜ＣＴＣ２２をカウントア
ツプする。
ＸＯＲ１９はＦＦ１５，１６の出力の比較を行い、それ
ぞれＣＴＡ２０．ＣＴＢ２１゜ＣＴＣ２２をカウントア
ツプする。
Ａ＞Ｂ呂力コンパレータ（以下ＣＡＢ＞２３はＣＴＡ２
０．ＣＴＢ２１の出力を比較し、Ｂ＜Ｃ出力コンパレー
タく以下ＣＢＣ）２４はＣＴＢ２１、ＣＴＣ２２の出力
を比較し、２入力アンドゲート（以下Ａ）２６でＣＡＢ
２３出力とＣＢＣ２４出力の論理積をとってＵＤＣ２８
の同期端子（以下５ＹＮ）に入力して同期信号とする。
０．ＣＴＢ２１の出力を比較し、Ｂ＜Ｃ出力コンパレー
タく以下ＣＢＣ）２４はＣＴＢ２１、ＣＴＣ２２の出力
を比較し、２入力アンドゲート（以下Ａ）２６でＣＡＢ
２３出力とＣＢＣ２４出力の論理積をとってＵＤＣ２８
の同期端子（以下５ＹＮ）に入力して同期信号とする。
また、ＣＢＣ２４の出力をインバータ（以下ＩＮＶ＞２
７で反転した信号を？ＪＤＣ２８のアップダウン信号く
以下Ｕ／Ｄ ）として使用する。
７で反転した信号を？ＪＤＣ２８のアップダウン信号く
以下Ｕ／Ｄ ）として使用する。
さらに、ＣＴＡ２０．ＣＴＢ２１．ＣＴＣ２２のオーバ
フロー出力（以下ＯＦ）とＴＭＧ２９の出力を４人力オ
アゲート（以下ＯＲ＞２５で論理和をとり、これをＣＴ
Ａ２０．ＣＴＢ２１ＣＴＣ２２のリセット信号（以下Ｒ
９Ｔ）とする。
フロー出力（以下ＯＦ）とＴＭＧ２９の出力を４人力オ
アゲート（以下ＯＲ＞２５で論理和をとり、これをＣＴ
Ａ２０．ＣＴＢ２１ＣＴＣ２２のリセット信号（以下Ｒ
９Ｔ）とする。
このように構成した本実施例では、ＣＴＡ２０ＣＴＢ２
１．ＣＴＣ２２の出力Ａ、ＢＣがＡ〉Ｂ＜Ｃとなって同
期がとれるまでフィードバックが行われる９ なお、第１図において参照符号３１はデータ８力端子で
ある。
１．ＣＴＣ２２の出力Ａ、ＢＣがＡ〉Ｂ＜Ｃとなって同
期がとれるまでフィードバックが行われる９ なお、第１図において参照符号３１はデータ８力端子で
ある。
本実施例では相数ｎ−＝４としたが、ｎ≧２の自然数で
あればよい。績な本実施例のビット位相同期回路はモノ
リシック化が可能であり、超小型にできる。さらに１相
クロックだけを用いるので同期成の設計に適し、微分回
路を使用せずに論理的にエツジを検出するので誤動作し
にくい。
あればよい。績な本実施例のビット位相同期回路はモノ
リシック化が可能であり、超小型にできる。さらに１相
クロックだけを用いるので同期成の設計に適し、微分回
路を使用せずに論理的にエツジを検出するので誤動作し
にくい。
以上説明したように本発明は、ディジタルデータを３ブ
ロツクでサンプリングし、そのエラーレートが中央のブ
ロックで最小となるように可変遅延回路を制御すること
により、装置クロックと同じ周波数の１相クロックを用
いてビット位相同期をとることができるので、同期式に
適しテストも容易になるばかりでなく、特殊部品を必要
としないので小型化が計れる効果がある。また、微分回
路を使用せずに論理的にエツジを検出するので誤動作し
にくいという効果がある。
ロツクでサンプリングし、そのエラーレートが中央のブ
ロックで最小となるように可変遅延回路を制御すること
により、装置クロックと同じ周波数の１相クロックを用
いてビット位相同期をとることができるので、同期式に
適しテストも容易になるばかりでなく、特殊部品を必要
としないので小型化が計れる効果がある。また、微分回
路を使用せずに論理的にエツジを検出するので誤動作し
にくいという効果がある。
（ＥＸＯＲ）、２０，２１．２２・・・カクンタＡＢ、
Ｃ（ＣＴＡ、ＣＴＢ、ＣＴＣ）、２３・・・Ａ〉Ｂ比力
コンパレータ（ＣＡＢ） 、２４・・・Ｂ＜Ｃ出力コン
パレータ＜ＣＢＣ）、２５・・・４人力オアゲート（Ｏ
Ｒ）、２６・・・２人力アンドゲー）（Ａン、２７・・
・インバータ（ＩＮＶ）、２８・・・２ビットアップダ
ウンカウンタ（ＵＤＣ）、２９・・・タイミング発生回
路（ＴＭＧ）、３０・・・クロック入力端子、３１・・
・データ出力端子、３２・・・クロック８力端子。
Ｃ（ＣＴＡ、ＣＴＢ、ＣＴＣ）、２３・・・Ａ〉Ｂ比力
コンパレータ（ＣＡＢ） 、２４・・・Ｂ＜Ｃ出力コン
パレータ＜ＣＢＣ）、２５・・・４人力オアゲート（Ｏ
Ｒ）、２６・・・２人力アンドゲー）（Ａン、２７・・
・インバータ（ＩＮＶ）、２８・・・２ビットアップダ
ウンカウンタ（ＵＤＣ）、２９・・・タイミング発生回
路（ＴＭＧ）、３０・・・クロック入力端子、３１・・
・データ出力端子、３２・・・クロック８力端子。
Claims (1)
- 【特許請求の範囲】 １、ディジタルデータをｎ相化（ｎ≧２）して（ｎ−１
）セレクタで選択する可変遅延回路と、この（ｎ−１）
セレクタにより選択されたデータを６相化して１相クロ
ックでサンプリングする６個のＤフリップフロップと、
隣り合う２個の前記Ｄフリップフロップの出力から検出
した変化点によって動作する第１、第２、第３のカウン
タと、前記第１、第２、第３のカウンタの出力を比較し
て第２のカウンタの出力が最小となるように前記（ｎ−
１）セレクタを制御する可変遅延制御手段を備えること
を特徴とするビット位相同期回路。 ２、前記可変遅延制御手段は前記第１、第２のカウンタ
の出力を比較する第１の比較回路と、前記第２、第３の
カウンタの出力を比較する第２の比較回路と、この第１
、第２の比較回路の出力の論理積信号を同期入力とし且
つ前記第２の比較回路の出力の反転信号をアップダウン
入力とする２ビットアップダウンカウンタとからなるこ
とを特徴とする請求項１記載のビット位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2120283A JPH0416032A (ja) | 1990-05-10 | 1990-05-10 | ビット位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2120283A JPH0416032A (ja) | 1990-05-10 | 1990-05-10 | ビット位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0416032A true JPH0416032A (ja) | 1992-01-21 |
Family
ID=14782410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2120283A Pending JPH0416032A (ja) | 1990-05-10 | 1990-05-10 | ビット位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0416032A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008541657A (ja) * | 2005-05-20 | 2008-11-20 | ハネウェル・インターナショナル・インコーポレーテッド | 高速回路のデータエッジ−クロックエッジ位相検出器 |
-
1990
- 1990-05-10 JP JP2120283A patent/JPH0416032A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008541657A (ja) * | 2005-05-20 | 2008-11-20 | ハネウェル・インターナショナル・インコーポレーテッド | 高速回路のデータエッジ−クロックエッジ位相検出器 |
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