JPH04160448A

JPH04160448A - アドレス変換方式

Info

Publication number: JPH04160448A
Application number: JP2285102A
Authority: JP
Inventors: Motoyoshi Hirose; 元義廣瀬
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1990-10-23
Filing date: 1990-10-23
Publication date: 1992-06-03

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概要〕本発明は、情報処理装置内で行われる、仮想アドレスか
ら実アドレスへの動的アドレス変換方式ハードウェアと
ソフトウェアとの整合性を保ち、実メモリを有効に使用
できる方法により、ページサイズを拡張することを目的
とし、仮想アドレス空間と実アドレス空間との対応の最小単位
である実ページの、それぞれの仮想アドレス空間ごとに
異なって設定されるページサイズを示すページサイズ制
御ビットを格納する手段と、前記変換メモリによる前記
アドレス変換時に、前記変換メモリのアドレス対のアク
セスに使用するアドレスの一部を、前記ページサイズ制
御ビットの値により変更する手段と、前記ページサイズ
制御ビットの値に応じて、比較対象とするビット数を変
更してアドレス変換を行なう手段とを有することを特徴
とする。

〔産業上の利用分野〕

本発明は、情報処理装置内で行われる、仮想アドレスか
ら実アドレスへの動的アドレス変換方式近年の情報処理
装置においては、その高速大容量化の要求に伴い、仮想
アドレス空間数と、実メモリ容量が増加の一途をたどっ
ている。

仮想アドレスから実アドレスへの動的アドレス変換には
、運送メモリによる高速アドレス変換機構（Ｔｒａｎｓ
ｌａｔｉｏｎ　Ｌｏｏｋａｓｉｄｅ　Ｂｕｆｆｅｒ、以
下ＴＬＢと称する）に論理ページアドレスと、それに対
応する実ページアドレスとを登録しておき、これらを参
照してアドレス変換を行なう方法が用いられている。こ
の方法を用いることにより、高速なアドレス変換が実現
される。

しかし、前述の通り実メモリの容量の増加とアドレス空
間数の増加に伴い、ＴＬＢによるアドレス変換の成功率
（以下ＴＬＢのヒツト率と称する）が低下している。そ
こで、アドレス空間の増加に対応じて、ＴＬＢのヒツト
率を向上させることができるアドレス変換方法が望まれ
ている。

〔従来の技術〕

第５図は、ＴＬＢによる動的アドレス変換を示している
。第５図において、３１は論理アドレス、３２はＴＬＢ
、３３は実アドレス、３４はＴＬＢエントリである。

ＴＬＢによるアドレス変換では、論理アドレス３１内の
論理アドレス部３５などにより、それに対応したＴＬＢ
エントリ３４を読み出す。ＴＬＢエントリ３４内には論
理アドレス部３６と、それに対応とする実アドレス部３
７とがおさめられている。論理アドレス３１の論理アド
レス部３５とＴＬＢエントリ３４の論理アドレス部３６
とを対応させ、この２つが一致した場合に、ＴＬＢエン
トリ３４の実アドレス部３７を出力、論理アドレス３１
のページ内変位３９と組み合わせることにより、実アド
レス３３を得ることができる。

以上の要領によりアドレス変換が行われるが、ＴＬＢの
ヒツト率をあげるには、ＴＬＢの容量を増やしてＴＬＢ
エントリ数を増加させれば可能であることが容易に考え
られる。

一方、ＴＬＢに望まれている機能は、高速度でのアドレ
ス変換であるため、ＴＬＢは、高速小容量のメモリなど
により構成されている。従って、容量を増大することに
より、ＴＬＢのアクセスタイムが遅くなり、その性能の
低下を招いてしまう。

また、あるページを実メモリから外部記憶に移した場合
には、そのページに該当するページテーブルを無効化し
、同時にそのページに該当するＴＬＢ内のエントリも無
効化する必要がある。しかし、ＴＬＢの構成が論理アド
レスに関する連想メモリであるために、エントリの無効
化に際しては全てのエントリを読み出す必要がある。従
って、ＴＬＢの容量を増加することは容易ではなく、エ
ントリ数を増加させないでＴＬＢのヒツト率を上げる方
法が必要となる。

そこで、ＴＬＢエントリを増加させることなく、ＴＬＢ
ヒツト率を上げる一つの方法として、ページサイズを変
更する方法が考えられている。

〔発明が解決しようとする課題〕

ページサイズを拡張することにより、ＴＬＢ内のエント
リに対応する実メモリ上の領域を増やすことができる。

そのために実質的にＴＬＢ内のエントリを増加させたの
と同等の効果を上げることが可能となる。

しかし、この方法を適用するには、以下にあげる点が問
題となる。

第一に、あるシステムが稼動しているときに、大きさの
異なる二つ以上のページを設定することができず、ペー
ジサイズを変更する場合には、計算機を一旦停止させる
必要があった。

第二に、一つのシステムの運用時にはページサイズが固
定となってしまうことである。実メモリの大きさは、そ
の最小単位がハードウェアの構成により決定されてしま
うので、実メモリ上に大きさの異なるるページを配置し
ていくと、その大きさがあわずに何も配置されない空き
空間ができてしまう。これをフラグメンテーションと呼
ぶが、このフラグメンテーションのため、実メモリの使
用率が低下し、効率が悪くなってしまう。

以上にあげた事実により、ページサイズを変更してのア
ドレス変換を実現することが難しかった。

そこで本発明は、ハードウェアとソフトウェアとの整合
性を保ち、実メモリを有効に使用できる方法により、ペ
ージサイズを拡張することを目的とする。

〔課題を解決するための手段］第１図は本発明の原理構成図である。

第１図において、■は論理アドレス、２はＴＬＢ、３は
ＴＬＢエントリ、４はページサイズ制御ビット、５は変
換比較器、６は実アドレス、８．１０はページ内変位で
ある。

第１図において、論理アドレス１の論理アドレス部７に
より、該当するＴＬＢエントリ３を検索、読みだしを行
なう。ＴＬＢエントリ３は、論理アドレス部１１と、実
アドレス部１２、それにページサイズ制御ビット４によ
り構成されている。

次いで変換比較器５で、論理アドレス１とＴＬＢエント
リ３の論理アドレス部１１とを比較する。

二つの論理アドレスが一致した場合には、論理アドレス
１に対応するＴＬＢエントリ３の実アドレス６を出力す
ることにより、アドレス変換を行なう。

このときに、ＴＬＢエントリ３内に格納されているペー
ジサイズ制御ビット４の値により、そのページの大きさ
が規定される。

変換比較器５は、ページサイズ制御ビット４によりその
動作を制御されている。アドレス変換を行なう時には、
変換比較器５内で論理アドレス１もしくはＴＬＢエント
リ３の一部を、ページサイズ制御ビット４に応じて変更
する。そして、論理アドレス１と、ＴＬＢエントリ３の
論理アドレス部１１との比較時の比較対象とするビット
数を、ページサイズ制御ビット４に応じて変更する。

アドレス変換が行われると、変換比較器５より、実アド
レス６が出力される。

〔作用〕

ページサイズ制御ビット４の値により、そのページサイ
ズを認識し、それに応じてアドレスの一部並びに比較対
象とするビット数を変更することにより、アドレス変換
を行なう。そのために、それぞれのアドレス空間ごとに
、ＴＬＢエントリ３が示す実メモリのページサイズを変
更・設定することが可能となる。従って、プログラムや
データなどのうち、連続性の高い部分を大きなページサ
イズの空間に割りつけることができる。そして、動的ア
ドレス変換に必要となるＴＬＢエントリ３の数を削減す
ることができるようになる。

同時に、ソフトウェアの互換性を保つことが可能となる
。

更にＴＬＢエントリ３に対応する実メモリの大きさは、
ハードウェアの構成により定まるメモリの最小単位から
任意に設定することができる。そのために、効率的にペ
ージを配置することができるうになり、主記憶のフラグ
メンテーションがおきることがなくなる。

〔実施例〕

第２図は、情報処理装置のうち、ＴＬＢによるアドレス
変換に係る部分のシステム構成図である。

第３図は、本実施例に係る各アドレス並びに変換テーブ
ルである。また、第４図は、本発明の一実施例による動
的アドレス変換の様子を示している。

以下第２図〜第４図により、本実施例の説明を行なう。

本実施例による情報処理装置は、そのページサイズを４
ＫＢと１６にＢの二通りに設定することが可能となって
いる。

第２図の説明を行なう。２１は高速アドレス変換部で、
動的アドレス変換（ＤＡＴ）に関する処理を行なう。２
２はＴＬＢである。２３はバッファ記憶、２５は主記憶
装置である。２６は命令解読部で、バッファ記憶２３へ
の命令取り出し、オペランドの取り出し・格納、命令の
解読などの動作を行なう。２７は命令実行部で、命令解
読部２６により解読された命令に従って、演算処理を実
行する。

命令解読部２６は高速アドレス変換部２１に対して命令
アドレスＩＡを発する。同様に、命令実行部２７は高速
アドレス変換部２１に対してオペランドアドレスＯＡを
発する。それに従い、高速アドレス変換部２１はＴＬＢ
２２により動的アドレス変換を行ない、変換により得ら
れた実アドレスＲＡをバッファ記憶２３に送る。前記実
アドレスＲＡにより、バッファ記憶２３は主記憶装置２
５に対し読みだし・書き込み要求Ｒ／Ｗを送り、主記憶
装置２５はバッファ記憶２３に対して、前記実アドレス
に対応したデータを送る。バッファ記憶２３は、前記デ
ータに応じて、命令解読部２６に対して命令フェッチデ
ータＩＦＤを送る。命令解読部２６では、命令フェッチ
データＩＦＤを解読し、高速アドレス変換部２１に対し
て命令アドレスＩＡを送る。

第３図は、アドレス変換に用いられる各アドレス並びに
変換テーブルを示している。

第３図Ａは論理アドレスＬＡであり、ＳＸはセグメント
番号、ＰＸはページ番号で、いずれも論理アドレスであ
る。ＢＸはページ内変位で、実アドレスと等しい。

第３図Ａ（１）はページサイズが４ＫＢである場合の論
理アドレスである。第３図Ａ（１）においては、セグメ
ント番号ＳＸは００〜１１までの１２ビツトを使用して
いる。同様に、ページ番号ＰＸは１２〜１９の８ビツト
を、ページ内変位ＢＸは２０〜３１までの１２ビツトを
使用している。

第３図Ａ（２）はページサイズが１６ＫＢである場合の
論理アドレスである。第３図Ａ（２）において、セグメ
ント番号ＳＸはページサイズが４ＫＢの場合と同しく１
２ビツトを使用している。しかし、ページサイズが大き
くなりページ数が減少しているので、ページ番号ＰＸは
１２〜１７までの６ビントのみを使用している。また、
１ページあたりの大きさが増加するために、ページ内変
位ＢＸは１４ビツトとされる。

第３図Ｂは制御レジスタ１　（ＣＲＩ）の内部であり、
ＳＴＯはセグメントテーブルの先頭アドレス、ＳＴＬは
セグメントテーブルの長さ、Ｂはページサイズ制御ビッ
トをあられす。ページサイズ制御ビットは、それぞれの
ページサイズに応じてその値が決定される。本実施例の
場合、ページサイズが４ＫＢの場合には“０”、１６Ｋ
Ｂの場合には“１”が設定される。

第３図ＣはセグメントテーブルエントリＳＴＥで、ＰＴ
Ｏはページテーブルの先頭アドレス、ＰＴＬはページテ
ーブルの長さをあられしている。

第３図りはページテーブルエントリＰＴＥで、ＰＦＲＡ
はページフレーム実アドレスをあらゎす。

第３図Ｅ（１）は、ページサイズが４ＫＢの場合の実ア
ドレスＲＡである。また、第３図Ｅ（２）は、ページサ
イズが１６ＫＢの場合の実アドレスＲＡである。

ここで、ＳＸＲは実セグメント番号、ＰＸＲは実へ’；
番号、ＢＸＲはページ内変位である。実セグメントテー
ブルＳＸＲと、実ページ番号ＰＸＲとをあわせたものを
ページフレーム実アドレスＰＦＲＡと呼ぶ。

続いて、本実施例の説明を行なう。

第４図は、本実施例におけるＴＬＢ検索によりアドレス
変換を行なうシステム、即ち第２図における高速アドレ
ス変換部２１の構成図である。

第４図において、第１図と同じ部位には、同一の符号を
付している。ただし、５ａ〜５ｃは比較手段、５ｄは選
択手段、５ｅはＯＲ回路、５ｆはＡＮＤ回路である。

またＴＬＢエントリ３において、１３はバリッドビット
、１４はＴＬＢエントリ３内のセグメントテーブル起点
である。１５は制御レジスタ１８内のセグメントチ−プ
ル起点、１６はＴＬＢアドレスセレクタ、１８は制御レ
ジスタである。

ＴＬＢアクセスレジスタ１９内の論理アドレス１は、セ
グメント番号７ａ、ページ番号７ｂとページ内変位８と
から構成される。同様に、ＴＬＢエントリ３内の論理ア
ドレス部は、セグメント番号１１ａとページ番号１１ｂ
とから、実アドレス部は、実セグメント番号１２ａと実
ページ番号１２ｂとから構成される。

動的アドレス変換を行なう場合には、まず、ＴＬＢアド
レスレジスタ１９に接続された命令解読部２６から、Ｔ
ＬＢアドレスレジスタ１９に対して命令アドレスＩＡが
送られる。同様に、ＴＬＢアドレスレジスタ１９に接続
された命令実行部２７からＴＡＲ１９に対してオペラン
ドアドレスＯＡが送られる。

上記二つのアドレスは論理アドレスで送られて来、ＴＬ
Ｂアドレスレジスタ１９内には、論理アドレス１がセッ
トされる。

ＴＬＢ２のアクセスアドレスは、ＴＬＢアドレスセレク
タ１６により作成され、ＴＬＢエントリ３の検索を行な
うために使用される。ＴＬＢアトしスセレクタ１６には
、ＴＬＢアドレスレジスタ１９より論理アドレス１の一
部が、制御レジスタ１８内よりページサイズ制御ビット
（以下Ｂビット）４’が入力される。

ＴＬＢアクセスアドレスの作成は、以下の要顛により行
われる。

ＴＡＳ出力（０：５）　−ＴＡＲ（１２：１７）　　　
　（１）ＴＡＳ出力（６）　　＝ＴＡＲ（１０）・Ｂ十
ＴＡＲ（１Ｂ）・コＢ（２）ＴＡＳ出力（７）　　−ＴＡＲ（１１）・Ｂ十ＴＡＲ（
１９）・コＢ（３）ここで、ＴＡＳ出力とはＴＬＢアドレスセレクタ１６の
出力即ちＴＬＢアクセスアドレス、ＴＡＲ（−）とある
のはＴＬＢアドレスレジスタ１９の内部即ち論理アドレ
スｌで、括弧内は何ビット目であるかを示している。

ＴＬＢアクセスアドレスのビット数はＴＬＢ２の容量に
応じて定められる。本実施例でのＴＬＢ２の大きさは２
５６エントリであり、ＴＬＢアクセスアドレスは８ビツ
ト必要となる。第（１）弐〜第（３）式かられかるよう
に、ＴＬＢアクセスアドレスとして、ＴＬＢアドレスセ
レクタ１６内におさめられた、論理アドレス１のページ
番号７ｂが出力される。

また、Ｂビット４の値によって、即ちページサイズが大
きい場合にはビット数が足りないため、セグメント番号
７ａの下位２ビツトが、ＴＬＢアクセスアドレスの下位
２ビツトとして出力される。

ＴＬＢエントリ３は、以下のような構成となっている。

１３はバリッドビットで、読みだしたＴＬＢエントリ３
が有効であるかどうかを示している。

ＴＬＢエントリ３が有効である場合には、その値は“′
１″である。１４はセグメントテーブル起点（ＳＴＯＴ
）　、ｌｌａは論理セグメント番号（ＳＸＴ）　、ｌｌ
ｂは論理ページ番号（ＰＸＴ）、４はＢビット、１２ａ
は実セグメント番号（ＲＡ（ＳＸ））、１２ｂは実ペー
ジ番号（ＲＡ　（ＰＸ））である。

バリッドビット１３が“１”である場合には、ＴＬＢエ
ントリ３が有効であるので、アドレス変換を行なうこと
ができる。

アドレス変換時には、まずＴＬＢアクセスアドレスによ
り読み出されたＴＬＢエントリ３のセグメント番号１１
ａとＴＬＢアドレスレジスタ１９のセグメント番号７ａ
、ＴＬＢエントリ３のページ番号１１ｂとＴＬＢアドレ
スレジスタ１９のページ番号７ｂ、Ｔ、、ＬＢエントリ
３のセグメントテーブル起点１４と制御レジスタ１８内
のセグメントテーブル起点１５とがそれぞれ比較される
。これらの比較は、比較手段５８〜５ｃにおいて行われ
る。

ＴＬＢヒツトは、以下の論理を満たした場合である。

ＴＬＢヒツト＝　ＴＬＢ（ν）・　（ＴＬＢ（ＳＴＯＴ）　＝ＣＲ１（ＳＴＯ））−（
ＴＬＢ（ＳＸＴ）＝ＴＡＲ（ＳＸ）　　）・　（ＴＬＢ
（１２：１７）　＝ＴＡＲ（１２：１７）　）・　（（
ＴＬＢ（１８：１９）　＝ＴＡＲ（１８：１９）　）＋
　ＴＬＢ　（Ｂ）　）　　（４）ここで、ＣＲＩ　（ＳＴＯ）は制御レジスタ１８のセグ
メントテーブル起点、ＴＬＢ　（Ｂ）は制御しジスタ１
８のページサイズ制御ビット４゛である。

第（４）式に従って、ＴＬＢエントリ３のセグメントテ
ーブル起点１５と制御レジスタ１８のセグメントテーブ
ル起点１４との一致性が比較手段５ａによりみられる。

二つが一致した場合には、比較手段５ａから“′１゛が
出力される。

同様に、ＴＬＢエントリ３のセグメント番号７ａとＴＬ
Ｂアドレスレジスタ１９のセグメント番号１１ａとの一
致性が、比較手段５ｂにより調べられ、−致した場合に
は“′１”が出力される。

ＴＬＢエントリ３のページ番号７ｂとＴＬＢアドレスレ
ジスタ１９のページ番号１１ｂとの一致性は、布片第４
．第５項に従ってページサイズ制御ビット４の値に応じ
て調べられる。この比較は、比較手段５ｃと、ＯＲ回路
５ｅとにより行われる。ページ番号の比較の論理式が、
第４項と第５項とにわけられているのは、ページサイズ
が４ＫＢの場合と１６ＫＢの場合とでは、ページ番号７
ｂのビット数が異なるために、比較対象とするビット数
を変える必要があるからである。

第４項により比較されたページ番号上位６ビツトの比較
結果は、比較手段５ＣからＡＮＤ回路５ｆに入力される
（１９Ａ）。一致の場合には、ＩＩ　Ｉ　ＩＩが出力さ
れる。

一方、第５項による比較対象となるページ番号下位２ビ
ツトの比較結果は、比較手段５ＣからＯＲ回路５ｅに入
力される（１９Ｂ）。ＯＲ回路５ｅには、Ｂビット４も
同時に入力される。ページ番号の下位２ビツトが一致し
た場合、あるいはＢビット４が“１″である場合には、
ＯＲ回路５ｅから１”が出力される。

比較手段５８〜５Ｃ並びにＯＲ回路５ｅからの出力が“
１”であり、かつ、バリッドピッ目３が“１”の場合に
、ＴＬＢヒツトとなり、ＡＮＤ回路５ｆからＴＬＢヒツ
ト信号がが出力される。

ＴＬＢヒツトの場合には、続いてアドレス変換が行われ
る。アドレス変換により、以下の論理式に従って実アド
レス６が出力される。

ＲＡ（００：１１）　＝ＴＬＢ（ＲＡ（ＳＸ））　　　
　　　　　（５）ＲＡ（１２）　　　＝ＴＬＢ（ＲＡ（
ＰＸ０））　　　　　　　（６）ＲＡ（１７）　　　＝
ＴＬＢ（ＲＡ（ＰＸ５））　　　　　　　　　（７）Ｒ
Ａ（１８）　　＝ＴＬＢ（ＲＡ（ＰＸ６））・コＢ十Ｔ
ＡＲ（ＰＸ６）・Ｂ（８）ＲＡ（１９）　　＝ＴＬＢ（ＲＡ（ＰＸ７））　・コＢ
十ＴＡＲ（ＰＸ７）　・Ｂ　　　　（９）ＲＡ（２０：
３１）＝　　ＴＡＲ（ＢＸ）　　　　　　　　　　　　
　　　　　　　ＧＯ）この式において、ＲＡ　（−）は
実アドレス、ＴＬＢ　（ＲＡ　（ＳＸ））はＴＬＢエン
トリ３の実セグメント番号１２ａ、ＴＬＢ　（ＲＡ　（
ＰＸ））はＴＬＢエントリ３の実ページ番号１２ｂ、Ｔ
ＡＲ（ＰＸ）はＴＬＢアドレスレジスタ１９のページ番
号７ｂ、ＴＡＲ（ＢＸ）はＴＬＢアドレスレジスタ１６
のページ内変移８をそれぞれ示す。

まず、第（５）式により、ＴＬＢ２内の実アドレス番号
１２ａが、実アドレス６の先頭１２ビツトに移し変えら
れる。

ページ変位１０は、第００式に従って、ＴＬＢアドレス
レジスタ１９内のページ変移８が移し変えられる。

実アドレス６のページ番号９ｂは第（６）弐〜第（９）
式に従い、以下のように求められる。ＴＬＢアドレスレ
ジスタ１９内のページ番号７ｂ、ＴＬＢエントリ３内の
実ページ番号１２ｂ、Ｂビット４が選択手段５ｄに入力
され、その値に応じて出力値が決定される。Ｂビット４
が“０”の場合（ページサイズが４ＫＢの場合）には、
第（８）式並びに第（９）式により、ＴＬＢエントリ３
の実ページ番号１２ｂの６，７ビツト目が実アドレスの
ページ番号９ｂとしてそのまま出力される。Ｂビット４
が１”の場合（ページサイズが１６ＫＢの場合）には、
ＴＬＢアドレスレジスタ１９のページ番号７ｂの下位２
ビツトである６、７ビツト目が出力される。

これらの処理を経て、第３図Ｅ（１）並びに第３図Ｅ（
２）に示される実アドレス６が作成され、得られた実ア
ドレス６により、主記憶装置２５への読みだし並びに書
き込み要求が行われる。

ここで、ページサイズが４ＫＢと１６ＫＢのそれぞれの
場合におけるアドレス変換について述べる。

ページサイズが４にＢの場合には、Ｂビット４は“０°
゛が設定される。それに対し、１６ＫＢの場合にはＩＩ
　Ｉ　ＩＩが設定される。アドレス変換は、このＢビッ
ト４の値に従って行われる。

ページサイズが４ＫＢの場合には第（１）式から第（３
）弐に従って、ＴＬＢアドレスレジスタ１９の１２〜１
９ビツト目、つまり論理アドレスｌのページ番号７ｂ（
第３図Ａ（１）・ｐｘ）がＴＬＢアクセスアドレスとし
て用いられる。

一方、ページサイズが１６ＫＢの場合には、第（１）式
に従いＴＬＢアクセスアドレスの先頭６ビツトは、ＴＬ
Ｂアドレスレジスタ１９の１２〜１７ビツト目、つまり
、論理アドレスｌのページ番号７ｂ　（第３図Ａ（２）
・ＰＸ）が用いられる。しかし、これだけではビット数
がページサイズ４ＫＢの場合と合わない。

ＴＬＢアドレスレジスタ１９の１８．１９ビツト目は、
実アドレスであるページ内変位８なので、４ＫＢの場合
と同様に用いる訳にはいかない。そこで、第（２）式並
びに第（３）式に従って、ＴＬＢアドレスレジスタ１９
の１０．１１ビツト目、つまり論理アドレス１のセグメ
ント番号７ａの１０．１１ビット目を使用し、ページ番
号７ｂの後ろにつなげる。

以上の要領により、ＴＬＢアクセスアドレスが作成され
、ＴＬＢエントリ３が検索される。

ＴＬＢヒツトは、第（４）式に従って行われる。

ページサイズが４ＫＢの場合には、Ｂビット４が“０”
なので、第（４）式第５項は、ＴＬＢ（１８：１９）　＝　ＴＡＲ（１８：１９）が残
る。従って、ＴＬＢエントリ３のページ番号１１ｂと、
ＴＬＢアドレスレジスタ１９のページ番号７ｂとは、８
ビツトが一致した場合にＯＲ回路５ｅから１″が出力さ
れる。

ページサイズが１６ＫＢの場合には、Ｂビット４が“１
”であるので、第（４）式第５項は、ＴＬＢ　（Ｂ）がｕｌ”となる、従って、ＯＲ回路５ｅから、“１”が
出力されるためには、第（４）式第５項の　−ＴＬＢ（
１８：１９）　＝　ＴＡＲ（１８：１９）を満たす必要
がない。つまり、ＴＬＢエントリ３のページ番号１１ｂ
と、ＴＬＢアドレスレジスタ１９のページ番号７ｂとは
、先頭６ビツトのみの一致が確認されればよく、うしろ
の２ビツトは比較の対象とはされないことになる。

アドレス変換は、第（５）弐〜第００式により行われる
。

ページサイズが４ＫＢの場合には、Ｂビットは“０”で
あるので、第（８）式、第（９）式はそれぞれＴＬＢ　
（ＲＡ　（ＰＸ６）　）ＴＬＢ　（ＲＡ　（ＰＸ７）　）かのこり、実アドレス６の実ページ９ｂとして、ＴＬＢ
エントリ３の実ページ番号１２ｂが出力される。

ページサイズが１６ＫＢの場合には、Ｂビットは“１”
が設定されている。従って、第（８）式、第（９）式に
より、ＴＬＢアドレスレジスタ１９０ページ番号７ｂの
６，７ビツト目が選択される。このページ番号７ｂの６
．７ビツト目は、ページ内変位８の先頭を兼ねているた
め、実アドレス６０ページ内変位１０の先頭２ビツトと
して出力されることになる。

以上の通り、アドレス変換に関する処理は、ページサイ
ズ制御ビット（Ｂビット）４の値に応じて行われる。

ＴＬＢヒツトにミスした場合には、論理アドレス１のセ
グメント番号７ａと、制御レジスタ１８のセグメントテ
ーブル先頭アドレス１５　（第３図Ｂ　−５Ｔｏ）に基
づきセグメントテーブルが検索される。

そして、第５図ＣのセグメントテーブルエントリＳＴＥ
が読みだされる。

次いで、読み出されたセグメントテーブルエントリＳＴ
Ｈのページテーブル先頭アドレス（第３図Ｃ−ＰＴＯ）
を参照し、ページテーブルの検索、第５図りのページテ
ーブルエントリＰＴＥの読みたしが行われる。

読み出されたページテーブルエントリＰＴＥ内のページ
フレーム（第３図Ｄ−ＰＦＲＡ）＝と、論理アドレス１
内のページ内変位８により、実アドレス１２が形成され
、セグメントテーブル起点１４、論理アドレス１１とと
もにＴＬＢ２に登録される。

以降のアドレス変換には、このＴＬＢ２の登録内容、即
ちＴＬＢエントリ３によりおこなわれる。

このＴＬＢ２への実アドレス１２登録時に、ぺ一ジサイ
ズを示すＢビット４を同時に格納することにより、以降
のアドレス変換時にページサイズに応じた変換を行なう
ことが可能となる。

尚、本実施例では、ページサイズを４ＫＢと１６にＢの
二種類としたが、Ｂビ、７トのビ、７ト数や定義方法を
変えることにより、他のページサイズや、その種類に対
応することができる。

〔発明の効果〕

以上述べてきたように、本発明によれば、ページサイズ
を拡張することが動的に可能であるため、ＴＬＢの容量
を増加させることなくＴＬＢのヒツト率を向上させるこ
とが可能となり、実質的なＴＬＢの容量増大を可能とす
る。更に、ＴＬＢエントリに対応する実メモリの大きさ
を空間ごとに変化させることができるので、実メモリの
フラグメンテ−シランを起こすことなく、情報処理能力
の向上をはかることができる。

【図面の簡単な説明】

第１図は本発明の原理構成図、第２図は一実施例のＴＬ
Ｂによるアドレス変換に係る部分のシステム構成図、第
３図はアドレス変換に係るアドレス並びに変換テーブル
、第４図は一実施例におけるＴＬＢ検索によるアドレス
変換システム、第５図はＴＬＢによるアドレス変換であ
る。図において、１は論理アドレス、２はＴＬＢ、３はＴＬ
Ｂエントリ、４はページサイズ制御ビ・ノド、６は実ア
ドレスである。本発明へ原土里楕仄図第　１　図 −実売例の千ＬＢＩこよるアドレス変換（（係る部分の
システム構成図第Ｚ図ページ゛テーブルニジトリ第３図　Ｄ（１〕欠−ジサイス′４にＢ（２）公−５リイス″１６にＢ突アドレス第３図ＥＴＬＢ４．’よる７ドルス変挟第５図

Claims

【特許請求の範囲】１、仮想アドレス（１）から実アドレス（６）への動的
アドレス変換時に、前記仮想アドレス（１）とそれに対
応する実アドレス（６）とのアドレス対（３）を格納す
る変換メモリ（２）を用い、格納された前記アドレス対
（３）と前記仮想アドレス（１）とを比較することによ
りアドレス変換を行なうアドレス変換装置を有する情報
処理装置において、仮想アドレス空間と実アドレス空間との対応の最小単位
である実ページの、それぞれの仮想アドレス空間ごとに
異なって設定されるページサイズを示すページサイズ制
御ビット（４）を格納する手段と、前記変換メモリ（２）による前記アドレス変換時に、前
記変換メモリ（２）のアドレス対（３）のアクセスに使
用するアドレスの一部を、前記ページサイズ制御ビット
（４）の値により変更する手段と、前記ページサイズ制御ビット（４）の値に応じて、比較
対象とするビット数を変更してアドレス変換を行なう手
段とを有することを特徴とする、アドレス変換方式。２、前記変換メモリ（２）によるアドレス変換において
、前記ページサイズ制御ビット（４）は、前記変換メモ
リ（２）のアドレス対（３）内に格納されていることを
特徴とする、請求項１記載のアドレス変換方式。