JPH08115261A - アドレス変換回路 - Google Patents

Abstract

(57)【要約】 【目的】 複数種類のページサイズに対応する複数のア
ドレス変換対を記憶するアドレス変換回路において、ヒ
ットしたエントリのページサイズに応じて正しい実アド
レスを生成すること。 【構成】 レジスタ１に入力された仮想アドレスにヒッ
トしたエントリ、例えば４−１の中の、マスクセル１
２、１４に記憶されているページサイズに関する情報
を、センスアンプ５が出力するヒット信号Ｒ１でビット
線群Ｂ５、Ｂ６に読み出し、マルチプレクサ８、９に伝
達するようにした。これにより、実アドレスを格納する
レジスタ７のフィールド７−２、７−３に格納する値
を、仮想アドレスの一部、あるいはアドレス変換対の一
部に適宜切り替えられる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、連想メモリを用いたア
ドレス変換回路に関し、特に、電子計算機の仮想メモリ
において、複数のページサイズが混在する場合に好適な
アドレス変換回路に関する。

【０００２】

【従来の技術】近年、半導体メモリの高集積化技術の発
展によって電子計算機の主記憶容量は増大の一途をたど
っている。これに伴い、プログラムが使用する記憶容量
の範囲も増大し、ごく僅かな記憶容量で実行可能な小さ
なプログラムから非常に大きな記憶容量を必要とする巨
大なプログラムまでが同一の電子計算機システムに混在
して実行されるようになった。これに応じて、主記憶の
使用効率を高めるために、仮想記憶において、複数のペ
ージサイズが混在するような方式が採用されてきてい
る。この方式を実現するためには、ページサイズに応じ
て連想に用いるアドレス信号の範囲を変更する必要があ
り、これを可能にするフルアソシアティブ型の連想メモ
リが既に提案されている。この種の技術の具体例として
は、例えば特開平5-282877号公報に開示された技術およ
び特開平6-89588号公報に開示された技術がある。

【０００３】

【発明が解決しようとする課題】周知のように、仮想ア
ドレスから実アドレスを生成するためのアドレス変換回
路において、仮想アドレスを設定したページサイズに依
存したビット数で仮想ページ番号とページ内オフセット
（ページ内相対アドレス）に分け、連想メモリを用いて
仮想ページ番号を実ページ番号に変換し、変換した実ペ
ージ番号と上記のページ内オフセットを連結することに
よって実アドレスを生成する。複数のページサイズを混
在可能にするためには、連想メモリの各エントリにペー
ジサイズに関する情報を格納し、これに基づいて仮想ア
ドレスの中の仮想ページ番号の範囲を決めて連想検索す
る。そのための技術としては、上記従来技術がある。と
ころが、上記従来技術では、連想メモリから読み出した
値と、仮想アドレスの中のページオフセットを連結しよ
うとするときに問題が生じる。なぜなら、入力された仮
想アドレスが含まれる仮想ページのページサイズに関す
る情報は、連想検索においてヒットしたエントリの中に
有り、ヒットに呼応してこの情報を外部に取り出す方法
が示されていないからである。そのため、上記従来技術
だけでは、電子計算機の主記憶の使用効率を向上するた
め複数のページサイズを混在させるアーキテクチャの実
現が困難である。本発明の目的は、仮想アドレスを実ア
ドレスに変換する際に、複数のページサイズが混在して
も実アドレスの生成が可能なアドレス変換回路を提供す
ることにある。

【０００４】

【課題を解決するための手段】本発明の上記目的は、各
エントリに、そのエントリに対応するページサイズ情報
に応じて仮想アドレスによる連想の範囲を変えられ、入
力された仮想ページ番号が当該エントリのタグ部に格納
された仮想ページ番号と一致することを表す一致信号に
より当該エントリのデータ部に格納された実ページ番号
を出力するような連想メモリを用いて構成されるアドレ
ス変換回路において、当該エントリで生成された一致信
号に呼応してページサイズ情報を出力する手段と、生成
されるべき実アドレスの中で、このページサイズ情報に
依存してページオフセットであったりページ番号であっ
たりするビット群を確定するために、連想メモリから出
力されたデータのうちこのビット群に対応する部分、も
しくはアドレス変換回路に入力された仮想アドレスのう
ちこのビット群に対応する部分を、上記により出力され
るページサイズ情報に呼応して選択する手段を設けるこ
とにより達成される。

【０００５】

【作用】本発明に係るアドレス変換回路においては、ペ
ージサイズ情報の制御のもとでの連想検索でヒットした
エントリに格納されたページサイズ情報によって、この
エントリに対応する仮想アドレスのうち、仮想ページ番
号である部分と、ページ内オフセットである部分のそれ
ぞれの大きさを知ることができる。そのため、生成され
るべき実アドレスの中の各ビットに、連想メモリから読
み出された値を割り当てるべきか、仮想アドレスとして
入力された値を割り当てるべきかを知ることができ、正
しく実アドレスを生成することができる。

【０００６】

【実施例】以下、本発明の実施例を図によって詳細に説
明する。 （第１の実施例）本発明の第１の実施例を図１から図２
を用いて説明する。図１は、本発明の第１の実施例に係
るアドレス変換回路の構成を示す図である。図１におい
て１、２、６はレジスタである。レジスタ１は、それぞ
れ幅が12ビット、4ビット、4ビット、12ビットのフイー
ルド1-1、1-2、1-3、1-4から構成される。レジスタ２
は、それぞれ幅が1ビットのフィールド2-1、2-2から構
成される。レジスタ６は、それぞれ幅が12ビット、4ビ
ット、4ビットのフィールド6-1、6-2、6-3から構成され
る。３はデコーダである。また、4-1ないし4-n（nは自
然数）は本発明のアドレス変換回路おいて、アドレス変
換対を記憶するためのエントリであり、５はエントリ4-
1における連想の結果を判定するためのセンス回路（セ
ンスアンプ）、７はレジスタである。レジスタ７は、そ
れぞれ幅が12ビット、4ビット、4ビット、12ビットのフ
イールド7-1、7-2、7-3、7-4から構成される。８および
９はマルチプレクサである。

【０００７】さらに、図１において、エントリ4-1中の
１０、１１、および１３はそれぞれ連想セル群、１２お
よび１４はエントリ4-1での連想範囲を指定するための
マクスセル、１５、１６、および１７はそれぞれメモリ
セル群、１８はＯＲ回路である。線Ｗ１はエントリ4-1
の連想セル群１０、１１、１３、およびマスクセル１
２、１４に書き込みを行なうためのワード線、線Ｓ１は
エントリ4-1の連想セル群１０、１１、１３での連想結
果を反映するセンス線、線Ｂ１ないしＢ３、Ｂ５ないし
Ｂ９はビット線群、ＲＷ１はメモリセル群１５、１６、
１７に読み書きをするためのワード線である。Ｍ１およ
びＭ２はマスクセル１２および１４の内容を伝達するた
めのマスク線である。Ｒ１はマスクセル１２および１４
の内容を読み出すためのワード線である。

【０００８】図２は、図１に示したマスクセル１２の内
部構造を示す図である。図２におけるＷ１、Ｍ１、Ｒ１
は、それぞれ図１におけるワード線Ｗ１、マスク線Ｍ
１、ワード線Ｒ１に対応している。また、B5-PおよびB5
-Nは相補的なビット線であり、図１ではこれらをまとめ
てビット線群Ｂ５として図示してある。また、１０１、
１０２、１０５、１０６はＮＭＯＳトランジスタ、１０
３および１０４はインバータである。マスクセル１４の
内部構造はマスクセル１２と同様の内部構造を有してい
る。以上、エントリ4-1の内部構造を例にして説明した
が、他のエントリの構造もエントリ4-1と同様の内部構
造を有している。

【０００９】次に、本実施例におけるアドレス変換のア
ーキテクチャについて説明する。本実施例に示したアド
レス変換回路を用いる電子計算機の仮想アドレスは32bi
tの幅を持つ。仮想空間を実記憶に割り当てる単位であ
るところのページサイズとしては、4KB、64KBおよび1MB
が可能であり、これらの選択はページ単位で可能であ
る。そのため、主記憶上に設けられるアドレス変換テー
ブルの各エントリには、そのエントリに対応するページ
についてのアドレス変換対とともに、ページサイズに関
する情報も格納されており、アドレス変換テーブルのエ
ントリにあるアドレス変換対がアドレス変換回路に書き
込まれるときには、このページサイズに関連する情報も
一緒に書き込まれる。上記のページサイズに関する情報
は、次のような2ビットの値にエンコードされている。 11: 4KB 10: 64KB 00: 1MB 01: 使用禁止 エンコードされた値の上位ビットおよび下位ビットは、
それぞれこのエントリの中のマスクセル１２および１４
に保持される。

【００１０】次に、図１のアドレス変換回路の動作を説
明する。初めに、このアドレス変換回路への書き込み動
作を説明する。このアドレス変換回路への書き込みにあ
たっては、まず書き込むべきエントリを指定するための
エントリ指定信号を、線Ｌ１を経由してデコーダ３に入
力する。すると、デコーダ３は、エントリ指定信号をデ
コードし、例えばワード線Ｗ１をアサートするものとす
る。なお、エントリ指定信号の生成は、電子計算機に関
する従来技術によって容易に実施可能である。これと同
時に、指定されたエントリである4-1に書き込むべきア
ドレス変換対に関するデータとして、レジスタ１には仮
想アドレスを、レジスタ２には先に説明したように2ビ
ットにエンコードされたページサイズに関する情報を、
レジスタ６には実アドレスを設定する。これにより、ビ
ット線群Ｂ１ないしＢ９にはエントリに書き込むべきア
ドレス変換対に関するデータが与えられる。なお、アド
レス変換対に関するデータの生成は、電子計算機に関す
る従来技術によって容易に実施可能である。

【００１１】ワード線Ｗ１がアサートされると、エント
リ4-1にある連想セル群１０、１１、１３に、それぞれ
レジスタ１のフィールド1-1、1-2、1-3の内容が、それ
ぞれビット線群Ｂ１ないしＢ３を経由して書き込まれ
る。このような動作をする連想セル群１０、１１、１３
は、従来技術で容易に実施できる。また、マスクセル１
２、１４に、それぞれレジスタ２のフィールド2-1、2-2
の内容が、それぞれビット線群Ｂ５、Ｂ６を経由して書
き込まれる。具体的動作としては、例えば、図２に示し
たマスクセル１２においては、Ｗ１のアサートによりＮ
ＭＯＳトランジスタ１０１と１０２がＯＮ状態になるた
め、ビット線Ｂ５−ＰおよびＢ５−Ｎに与えられた信号
がインバータ１０３と１０４からなるループに記憶され
る。

【００１２】また、ワード線Ｗ１がアサートされると図
１におけるＯＲ回路１８がワード線ＲＷ１をアサートす
るため、メモリセル群１５、１６、１７に、それぞれレ
ジスタ６のフィールド6-1、6-2、6-3の内容が、それぞ
れビット線群Ｂ７、Ｂ８、Ｂ９を経由して記憶される。
このような動作をするメモリセル群１５ないし１７は、
従来技術で容易に実施できる。なお、本実施例のアドレ
ス変換回路の各エントリ4-1ないし4-nには、当該エント
リに書き込まれている値が有効か無効かを表す情報も記
録されているが、従来技術の連想メモリと同じ方法で管
理してよいので、簡単のため図示していない。

【００１３】次に、本実施例によるアドレス変換回路で
のアドレス変換の動作を、エントリ4-1を例に説明す
る。アドレス変換にあたっては、まず変換されるべき仮
想アドレスをレジスタ１に設定する。レジスタ２の内
容、およびレジスタ６の値は任意で構わないが、それら
の内容はマスクセル１２、１４およびメモリセル群１
５、１６、１７とは電気的に切り放されるようにする。
また、デコーダ３にはエントリ指定信号は入力されてお
らず、従っていずれのワード線もアサートされていな
い。以上により、ビット線群Ｂ１、Ｂ２、Ｂ３には、そ
れぞれレジスタ１のフィールド1-1、1-2、1-3に格納さ
れた仮想アドレスに対応する信号が与えられる。

【００１４】このとき、連想セル群１０においては、記
憶内容とビット線群Ｂ１から入力された信号の内容が１
ビットでも異なると、センス線Ｓ１を接地する。また、
連想セル群１１においては、その記憶内容とビット線群
Ｂ２から入力された信号の内容が１ビット以上異なり、
かつ、マスク線Ｍ１にて連想セル群１１に伝達されてい
るマスクセル１２の記憶内容が“１”であるときに、セ
ンス線Ｓ１が接地される。さらに、連想セル群１３につ
いては、連想セル群１１の場合と同様に、その記憶内容
とビット線群Ｂ３から入力された信号の内容が１ビット
以上異なり、かつ、マスク線Ｍ２にて連想セル群１３に
伝達されているマスクセル１４の記憶内容が“１”であ
るときに、センス線Ｓ１が接地される。連想セル群１
０、１１、１３の少なくとも一つにおいて、センス線Ｓ
１が接地された場合には、センスアンプ５は、線Ｒ１に
当該エントリである4-1には、入力された仮想アドレス
に対応するアドレス変換対が存在しないことを表す値
“０”を出力する。逆に、センス回路５が“１”を出力
する条件を、マスクセル１２、１４に記憶されているペ
ージサイズに関する情報の解釈を加味してまとめると、
下記のいずれかになる。なお、この条件を、以下では
「このエントリにおいてヒットする条件」として参照す
ることにする。 （１） 当該エントリに対応するページサイズが4KBの場
合 入力された仮想アドレスの上位20ビットがエントリの記
憶内容と一致 （２） 当該エントリに対応するページサイズが64KBの
場合 入力された仮想アドレスの上位16ビットがエントリの記
憶内容と一致 （３） 当該エントリに対応するページサイズが1MBの場
合 入力された仮想アドレスの上位12ビットがエントリの記
憶内容と一致

【００１５】以上では、エントリ4-1を例にして連想の
動作を説明したが、他のエントリについても全く同様の
動作が行なわれる。また、従来技術と同様に、ひとつの
仮想アドレスに対応するアドレス変換対が、アドレス変
換回路の複数のエントリに登録されないように管理され
ていると仮定するため、センス線Ｓ１等のうち接地され
ないセンス線は高々１本である。なお、上述のように、
各エントリに設けられたページサイズに関連する情報に
よって、入力された仮想アドレスと各エントリに記憶さ
れている値の比較範囲を変更することが可能な連想メモ
リについては、従来技術で容易に構成される。さて、上
述において、例えばエントリ4-1においてヒットする条
件が成立し、センス回路５が線Ｒ１に値“１”を出力す
ると、ＯＲ回路１８がワード線ＲＷ−１に値“１”を送
る。これによりメモリセル群１５、１６、１７に記憶さ
れた値が、それぞれビット線群Ｂ７、Ｂ８、Ｂ９に出力
される。なお、ビット線群Ｂ７に出力された値は、レジ
スタ７のフィールド7-1に格納される。

【００１６】これと並行して、マスクセル１２および１
４に、Ｒ１を経由して読み出し信号が入力される。する
と、マスクセル１２は、図２のＮＭＯＳトランジスタ１
０５、１０６がオンになり、インバータ１０３および１
０４の対が記憶する値をビット線群Ｂ５（相補的なビッ
ト線Ｂ５−ＰおよびＢ５−Ｎからなる）に出力する。同
様に、マスクセル１４も、その記憶内容をビット線群Ｂ
６に出力する。ビット線群Ｂ５およびＢ６に出力された
値は、それぞれマルチプレクサ８および９に入力され
る。マルチプレクサ８は、ビット線群Ｂ５から入力され
たマスクセル１２の記憶内容が“１”である場合にはビ
ット線群Ｂ８から入力される値を出力し、マスクセル１
２の記憶内容が“０”である場合にはＢ２を経由してレ
ジスタ１のフィールド1-2に設定された仮想アドレスの
一部を出力する。出力された値はレジスタ７のフィール
ド7-2に格納される。マルチプレクサ９は、ビット線群
Ｂ６から入力されたマスクセル１４の記憶内容が“１”
である場合にはビット線群Ｂ９から入力される値を出力
し、マスクセル１４の記憶内容が“０”である場合には
Ｂ３を経由してレジスタ１のフィールド1-3に設定され
た仮想アドレスの一部を出力する。出力された値はレジ
スタ７のフィールド7-3に格納される。また、レジスタ
７のフィールド7-4には、線ＤＤを経由してレジスタ１
のフィールド1-4に設定された仮想アドレスの一部が格
納される。

【００１７】これらの動作によりレジスタ７の各フィー
ルドに格納される値を、マスクセル１２および１４に記
憶されているページサイズに関する情報の解釈を加味し
てまとめると、下記のようになる。 （１） 当該エントリに対応するページサイズが4KBの場合 フィールド7-1: メモリセル群１５に記憶されていた値を格納 フィールド7-2: メモリセル群１６に記憶されていた値を格納 フィールド7-3: メモリセル群１７に記憶されていた値を格納 フィールド7-4: フィールド1-4に設定された値を格納 この場合の実アドレスは、フィールド7-1〜7-3に設定さ
れた値が実ページ番号に、フィールド7-4に記憶された
値がページ内オフセットに相当する。 （２） 当該エントリに対応するページサイズが64KBの場合 フィールド7-1: メモリセル群１５に記憶されていた値を格納 フィールド7-2: メモリセル群１６に記憶されていた値を格納 フィールド7-3: フィールド1-3に設定された値を格納 フィールド7-4: フィールド1-4に設定された値を格納 この場合の実アドレスは、フィールド7-1〜7-2に設定さ
れた値が実ページ番号に、フィールド7-3〜7-4に記憶さ
れた値がページ内オフセットに相当する。 （３） 当該エントリに対応するページサイズが１ＭＢの場合 フィールド7-1: メモリセル群１５に記憶されていた値を格納 フィールド7-2: フィールド1-2に設定された値を格納 フィールド7-3: フィールド1-3に設定された値を格納 フィールド7-4: フィールド1-4に設定された値を格納 この場合の実アドレスは、フィールド7-1に設定された
値が実ページ番号に、フィールド7-2〜7-4に記憶された
値がページ内オフセットに相当する。

【００１８】従って、いずれの場合についても、ページ
サイズに関する情報に従って、正しくアドレス変換が行
なわれたことになる。以上が本発明の第１の実施例の説
明である。本実施例によれば、複数のページサイズが混
在しても仮想アドレスから実アドレスを得ることが可能
なアドレス変換回路を構築することが可能になり、本発
明の目的が達成される。なお、連想セル群１０、１１、
１３に含まれる連想セルの数を変えることによって、32
ビット幅以外の仮想アドレスの場合や、本実施例とは異
なるページサイズについても容易に対応できることは明
らかである。

【００１９】（第２の実施例）本発明の第２の実施例を
図３を用いて説明する。本発明の第２の実施例は、本発
明の第１の実施例の変形であるため、相違点を中心に述
べる。図３は、本発明の第２の実施例に係るアドレス変
換回路の構成を示す図である。図３において、図１と同
じ参照番号で参照される各構成要素は、第１の実施例と
同じ構成および機能を持つ。図３において、34-1ないし
34-n（nは自然数）は、本実施例のアドレス変換回路に
おいて、アドレス変換対を記憶するためのエントリであ
り、第１の実施例における4-1ないし4-nに対応してい
る。２３および２４はマスクセルであり、図２に示した
マスクセルから、ＮＭＯＳトランジスタ１０５、１０
６、およびセンス回路５からマスクセルに入力する信号
線Ｒ１を削除した構成になっている。また、２１および
２２はそれぞれ１ビットのメモリセルで、従来技術のメ
モリセルと同じであってよい。以上ではエントリ34-1の
内部構造について説明したが、他のエントリ、例えばエ
ントリ34-nも上述したエントリ34-1と同様の内部構造を
有している。本実施例におけるアドレス変換のアーキテ
クチャは、第１の実施例と同じである。

【００２０】次に、この第２の実施例のアドレス変換回
路の動作を説明する。初めに、このアドレス変換回路へ
の書き込みの動作を説明する。このアドレス変換回路へ
の書き込みにあたっては、まず書き込むべきエントリを
指定するためのエントリ指定信号を、線Ｌ１を経由して
デコーダ３に入力する。すると、デコーダ３は、エント
リ指定信号をデコードし、例えばワード線Ｗ１をアサー
トするものとする。なお、エントリ指定信号の生成は、
電子計算機に関する従来技術によって容易に実施可能で
ある。これと同時に、指定されたエントリである34-1に
書き込むべきアドレス変換対に関するデータとして、第
１の実施例と同様にして、レジスタ１には仮想アドレス
を、レジスタ２には２ビットにエンコードされたページ
サイズに関する情報を、レジスタ６には実アドレスを設
定する。

【００２１】ワード線Ｗ１がアサートされると、エント
リ34-1にある連想セル群１０、１１、１３に、それぞれ
レジスタ１のフィールド1-1、1-2、1-3の内容が書き込
まれる。また、マスクセル２３および２４に、それぞれ
レジスタ２のフィールド2-1および2-2の内容が書き込ま
れる。また、ワード線Ｗ１がアサートされると図１にお
けるＯＲ回路１８を介してワード線ＲＷ１がアサートさ
れるため、メモリセル群１５、１６、１７に、それぞれ
レジスタ６のフィールド6-1、6-2、6-3の内容が、それ
ぞれビット線群Ｂ７、Ｂ８、Ｂ９を経由して記憶され
る。さらに、本実施例で新たに設けられたメモリセル２
１および２２には、それぞれビット線群Ｂ１０およびＢ
１１を経由して、レジスタ２のフィールド2-1および2-2
の内容が記憶される。すなわち、メモリセル２１および
２２には、それぞれマスクセル２３および２４に書き込
まれた値と同じ値が記憶される。

【００２２】次に、本実施例によるアドレス変換回路で
のアドレス変換の動作を、エントリ34-1を例にして説明
する。アドレス変換にあたっては、まず変換されるべき
仮想アドレスをレジスタ１に設定する。すると、第１の
実施例におけるマスクセル１２および１４の代りに、マ
スクセル２３および２４が動作することを除き、第１の
実施例と同様にして、センス線Ｓ１が接地された場合に
は、センス回路（センスアンプ）５は、線Ｒ１に値
“０”あるいは値“１”を、第１の実施例の場合同じ条
件のもとで出力する。以上では、エントリ34-1を例にし
て連想の動作を説明したが、他のエントリについても全
く同様の動作が行なわれる。

【００２３】ここで、例えばエントリ34-1においてヒッ
トする条件が成立し、センスアンプ５が線Ｒ１に値
“１”を出力すると、ＯＲ回路１８がワード線ＲＷ−１
に値“１”を送る。これによりメモリセル群１５、１
６、１７に記憶された値が、それぞれビット線群Ｂ７、
Ｂ８、Ｂ９に出力される。さらに、本実施例において
は、同時にメモリセル２１および２２に記憶された値
が、それぞれビット線群Ｂ１０およびＢ１１に出力され
る。ビット線群Ｂ１０およびＢ１１に出力された値は、
それぞれマルチプレクサ８および９に入力される。マル
チプレクサ８は、ビット線群Ｂ１０から入力されたマス
クセル１２の記憶内容が“１”である場合にはビット線
群Ｂ８から入力される値を出力し、マスクセル１２の記
憶内容が“０”である場合にはビット線群Ｂ２を経由し
てレジスタ１のフィールド1-2に設定された仮想アドレ
スの一部を出力する。出力された値はレジスタ７のフィ
ールド7-2に格納される。マルチプレクサ９は、ビット
線群Ｂ１１から入力されたマスクセル１４の記憶内容が
“１”である場合にはビット線群Ｂ９から入力される値
を出力し、マスクセル１４の記憶内容が“０”である場
合にはビット線群Ｂ３を経由してレジスタ１のフィール
ド1-3に設定された仮想アドレスの一部を出力する。出
力された値はレジスタ７のフィールド7-3に格納され
る。また、レジスタ７のフィールド7-4には、線ＤＤを
経由してレジスタ１のフィールド1-4に設定された仮想
アドレスの一部が格納される。ここで、メモリセル２１
および２２に記憶された値が、それぞれマスクセル２３
および２４に記憶された値と同一であることを考慮する
と、以上の動作によりレジスタ７の各フィールドに格納
される値は、第１の実施例の場合と全く同様であること
が容易にわかる。従って、ページサイズに関する情報に
従って正しくアドレス変換が行なわれたことになる。

【００２４】以上が本発明の第２の実施例の説明であ
る。本実施例によれば、第１の実施例による効果に加
え、第１の実施例を実現するために必要であった特殊な
メモリセル（図２に図示）を用いなくても、本発明の目
的が達成できるという効果がある。なお、連想セル群１
０、１１、１３に含まれる連想セルの数を変えることに
よって、32ビット幅以外の仮想アドレスの場合や、本実
施例とは異なるページサイズについても容易に対応でき
ることは、第１の実施例と同様である。

【００２５】

【発明の効果】本発明によれば、仮想アドレスを実アド
レスに変換する際に、複数のページサイズが混在しても
仮想アドレスから実アドレスを生成可能なアドレス変換
回路を容易に得ることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係るアドレス変換回路
の構成を示す図である。

【図２】本発明の第１の実施例に係るアドレス変換回路
を構成するにあたって導入されたマスクセルの構成を示
す図である。

【図３】本発明の第２の実施例に係るアドレス変換回路
の構成を示す図である。

【符号の説明】

１、２、６、７：レジスタ ３：デコーダ ４−１〜４−ｎ：エントリ ５：センス回路（センスアンプ） ８〜９：マルチプレクサ １０、１１、１３：連想セル群 １２、１４、２３、２４：マスクセル １５〜１７：メモリセル群 １８：ＯＲ回路 ２１、２２：メモリセル １０１、１０２、１０５、１０６：ＮＭＯＳトランジス
タ １０３〜１０４：インバータ Ｗ１、Ｒ１：ワード線 Ｓ１：センス線 ＲＷ１：ワード線 Ｂ１〜Ｂ１１：ビット線

Claims (4)

【特許請求の範囲】
1. 【請求項１】 複数のエントリを記憶し、入力された仮
   想アドレスにより対応する実アドレスを連想検索して送
   出する連想メモリを用いたアドレス変換回路であって、 Ｎを２以上の任意の整数、Ｊを２以上かつＮ以下の整数
   として、 上記仮想アドレスは第１から第Ｎ＋１までのＮ＋１個の
   フィールドから構成され、 上記実アドレスは第１から第Ｎ＋１までのＮ＋１個のフ
   ィールドから構成され、 上記各エントリはタグ部とデータ部とマスク部から構成
   され、 該タグ部は第１から第ＮまでのＮ個のフィールドから構
   成され、 該データ部は第１から第ＮまでのＮ個のフィールドから
   構成され、 該マスク部は第２から第ＮまでのＮ−１個のビットから
   構成され、 上記各エントリにおいて、 上記仮想アドレスの第１フィールドと上記タグ部の第１
   フィールドを比較し、 上記マスク部の第Ｊビットが比較可能を表示する値を記
   憶している場合にのみ上記仮想アドレスの第Ｊフィール
   ドと上記タグ部の第Ｊフィールドを比較し、 上記各フィールドの比較において実際に比較した全ての
   フィールドにおいて一致が検出された場合には、上記エ
   ントリに関する一致検出信号を生成するとともに、上記
   エントリのデータ部の第１ないし第Ｎフィールドに記憶
   されている値を、それぞれ上記実アドレスの第１ないし
   第Ｎフィールドとして送出する連想メモリと、 上記各エントリの該エントリで生成される上記一致検出
   信号に呼応して、上記マスク部の第２ないし第Ｎビット
   に記憶された値を、それぞれ第２ないし第Ｎのマスク出
   力信号として上記連想メモリの外部に読み出す読出手段
   と、 上記第２ないし第Ｎのマスク出力信号にそれぞれ呼応し
   て、上記連想メモリから送出された実アドレスの第２な
   いし第Ｎフィールドの値と上記仮想アドレスの第２ない
   し第Ｎフィールドの値のそれぞれいずれか一方を選択し
   て変換後の実アドレスの第２ないし第Ｎフィールドの値
   として出力する選択手段と、 上記連想メモリから送出された実アドレスの第１フィー
   ルドと上記選択手段によって選択され出力された変換後
   の実アドレスの第２ないし第Ｎフィールドと、入力され
   る仮想アドレスの第Ｎ＋１フィールドとを結合して変換
   後の実アドレスとする手段とを有することを特徴とする
   アドレス変換回路。
2. 【請求項２】 請求項１に記載のアドレス変換回路にお
   いて、上記読出手段は、上記マスク部の第２ないし第Ｎ
   ビットの記憶内容を上記一致検出信号に呼応して上記各
   ビットに接続するビット線に送出するためのＭＯＳトラ
   ンジスタからなることを特徴とするアドレス変換回路。
3. 【請求項３】 複数のエントリを記憶し、入力された仮
   想アドレスにより対応する実アドレスを連想検索して送
   出する連想メモリを用いたアドレス変換回路であって、 Ｎを２以上の任意の整数、Ｊを２以上かつＮ以下の整数
   として、 上記仮想アドレスは第１から第Ｎ＋１までのＮ＋１個の
   フィールドから構成され、 上記実アドレスは第１から第Ｎ＋１までのＮ＋１個のフ
   ィールドから構成され、 上記各エントリはタグ部とデータ部とマスク部から構成
   され、 該タグ部は第１から第ＮまでのＮ個のフィールドから構
   成され、 該データ部は第１から第ＮまでのＮ個のフィールドから
   構成され、 該マスク部は第２から第ＮまでのＮ−１個のビットから
   構成され、 上記各エントリにおいて、 上記仮想アドレスの第１フィールドと上記タグ部の第１
   フィールドを比較し、 上記マスク部の第Ｊビットが比較可能を表示する値を記
   憶している場合にのみ上記仮想アドレスの第Ｊフィール
   ドと上記タグ部の第Ｊフィールドを比較し、 上記各フィールドの比較において実際に比較した全ての
   フィールドにおいて一致が検出された場合には、上記エ
   ントリに関する一致検出信号を生成するとともに、上記
   エントリのデータ部の第１ないし第Ｎフィールドに記憶
   されている値を、それぞれ上記実アドレスの第１ないし
   第Ｎフィールドとして送出する連想メモリと、 上記各エントリのデータ部に、上記エントリの上記マス
   ク部の第２ないし第Ｎビットに記憶されている値と同じ
   値を記憶するための第Ｎ＋２ないし第Ｎ＋ＮのＮ−１個
   のフィールドを新たに設け、 上記データ部の第Ｎ＋２ないし第Ｎ＋Ｎフィールドに記
   憶している値を出力するための第Ｎ＋２ないし第Ｎ＋Ｎ
   のフィールドを上記出力データに新たに設け、 該出力データの第Ｎ＋２ないし第Ｎ＋Ｎのフィールドに
   それぞれ呼応して上記実アドレスの第２ないし第Ｎフィ
   ールドの値と上記仮想アドレスの第２ないし第Ｎフィー
   ルドの値のそれぞれ一方を選択して出力する選択手段
   と、 上記連想メモリから送出された実アドレスの第１フィー
   ルドと上記選択手段によって選択され出力された実アド
   レスの第２ないし第Ｎフィールドと、入力される仮想ア
   ドレスの第Ｎ＋１フィールドとを結合して変換後の実ア
   ドレスとする手段とを有することを特徴とするアドレス
   変換回路。
4. 【請求項４】 請求項３に記載のアドレス変換回路にお
   いて、上記マスク部の第２ないし第Ｎビットにデータを
   書き込む際に、上記データ部の第Ｎ＋２ないし第Ｎ＋Ｎ
   のフィールドにもそれぞれ同一の値を書き込むことを特
   徴とするアドレス変換回路。