JPH04160921A - ハイ・インピーダンス防止回路 - Google Patents
ハイ・インピーダンス防止回路Info
- Publication number
- JPH04160921A JPH04160921A JP2288843A JP28884390A JPH04160921A JP H04160921 A JPH04160921 A JP H04160921A JP 2288843 A JP2288843 A JP 2288843A JP 28884390 A JP28884390 A JP 28884390A JP H04160921 A JPH04160921 A JP H04160921A
- Authority
- JP
- Japan
- Prior art keywords
- inverter
- high impedance
- stage
- output
- resistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000002265 prevention Effects 0.000 claims description 11
- 230000001681 protective effect Effects 0.000 abstract 1
- 230000000694 effects Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ハイ・インピーダンス防止回路に関する。
一般に、論理集積回路の出力信号線がハイ・インピーダ
ンスになると、これに接続される次段の論理集積回路は
論理が誤動作したり、性能が劣化する欠点がある。そこ
で、従来は、第２図に示すように、論理集積回路４と５
とを接続する信号線６に対応して、ハイ・インピーダン
スとなる信号線６にレベル固定用の抵抗７を付加し、ハ
イ・インピーダンス時にレベルを固定させる方法が一般
的に用いられている。
ンスになると、これに接続される次段の論理集積回路は
論理が誤動作したり、性能が劣化する欠点がある。そこ
で、従来は、第２図に示すように、論理集積回路４と５
とを接続する信号線６に対応して、ハイ・インピーダン
スとなる信号線６にレベル固定用の抵抗７を付加し、ハ
イ・インピーダンス時にレベルを固定させる方法が一般
的に用いられている。
従来の論理集積回路のハイ・インピーダンス防止回路に
おいては、論理集積回路間の信号線に、第２図に示すよ
うな抵抗７を付加しなければならないという欠点がある
。また、たとえ、この抵抗７を論理集積回路内に内蔵す
ることができても、その前段の論理集積回路の出力レベ
ルによっては、この抵抗を経由して電流が流入するため
、消費電力が増加するという欠点がある。
おいては、論理集積回路間の信号線に、第２図に示すよ
うな抵抗７を付加しなければならないという欠点がある
。また、たとえ、この抵抗７を論理集積回路内に内蔵す
ることができても、その前段の論理集積回路の出力レベ
ルによっては、この抵抗を経由して電流が流入するため
、消費電力が増加するという欠点がある。
本発明のハイ・インピーダンス防止回路は、縦続接続さ
れる２段のインバータと、前記インバータの後段出力を
前段のインバータ入力側に帰還するための抵抗を含む帰
還回路と、を備えて構成される。
れる２段のインバータと、前記インバータの後段出力を
前段のインバータ入力側に帰還するための抵抗を含む帰
還回路と、を備えて構成される。
次に、本発明について図面を参照して説明する。
第１図は、本発明の一実施例の回路図である。
本発明のハイ・インピーダンス防止回路は、２段に直列
接続されたインバータ１および２と、帰還信号の電流制
限用として作用する抵抗３から構成される。入力信号は
、１段目のインバータ１の入力側に接続され、１段目の
インバータ１の出力は、２段目のインバータ２の入力側
に接続される。２段目のインバータ２の出力は、出力信
号を形成するとともに、抵抗３を介して１段目のインバ
ータ１の入力側に帰還される。この帰還作用を介するこ
とにより、入力信号がハイ・インピーダンスになろうと
しても、２段目のインバータ２の出力が１段目のインバ
ータ１の入力側に接続されているため、入力信号がハイ
・インピーダンスになろうとする前の出力レベルが帰還
され、以降、インバータ１および２、抵抗３から成るル
ープ回路が、このレベルを保持し、ハイ・インピーダン
スを防止することができる。
接続されたインバータ１および２と、帰還信号の電流制
限用として作用する抵抗３から構成される。入力信号は
、１段目のインバータ１の入力側に接続され、１段目の
インバータ１の出力は、２段目のインバータ２の入力側
に接続される。２段目のインバータ２の出力は、出力信
号を形成するとともに、抵抗３を介して１段目のインバ
ータ１の入力側に帰還される。この帰還作用を介するこ
とにより、入力信号がハイ・インピーダンスになろうと
しても、２段目のインバータ２の出力が１段目のインバ
ータ１の入力側に接続されているため、入力信号がハイ
・インピーダンスになろうとする前の出力レベルが帰還
され、以降、インバータ１および２、抵抗３から成るル
ープ回路が、このレベルを保持し、ハイ・インピーダン
スを防止することができる。
更に、第２図に示すような従来のハイ・インピーダンス
防止回路では、前段の論理集積回路４の出力レベルがハ
イ・レベルの時には、抵抗７を経由して電流が流れ続け
るが、本発明のハイ・インピーダンス防止回路では、電
流は入力信号がハイ・レベルからロウ・レベル、ロウ・
レベルからハイ・レベルへと変化した時にのみ、インバ
ータ１および２における遅延時間分の間に流れるだけで
、それ以降は、インバータ２の出力レベルと入力信号の
レベルが同一になるため、電流は流れない。
防止回路では、前段の論理集積回路４の出力レベルがハ
イ・レベルの時には、抵抗７を経由して電流が流れ続け
るが、本発明のハイ・インピーダンス防止回路では、電
流は入力信号がハイ・レベルからロウ・レベル、ロウ・
レベルからハイ・レベルへと変化した時にのみ、インバ
ータ１および２における遅延時間分の間に流れるだけで
、それ以降は、インバータ２の出力レベルと入力信号の
レベルが同一になるため、電流は流れない。
即ち、本発明のハイ・インピーダンス防止回路を論理集
積回路内に内蔵することにより、第２図に示すような、
従来の論理集積回路の外部に抵抗を付加するハイ・イン
ピーダンス防止回路と同等の機能を、外部に抵抗を付加
することなく、しかも従来の方法よりも低消費電力で実
現することが可能となる。
積回路内に内蔵することにより、第２図に示すような、
従来の論理集積回路の外部に抵抗を付加するハイ・イン
ピーダンス防止回路と同等の機能を、外部に抵抗を付加
することなく、しかも従来の方法よりも低消費電力で実
現することが可能となる。
なお、帰還信号の電流制限用の抵抗３の値は、許容消費
電力、入力信号の最高周波数等を考慮に入れて、決定す
ればよい。
電力、入力信号の最高周波数等を考慮に入れて、決定す
ればよい。
以上の説明においては、インバータを２段使用する実施
例について説明したが、本発明は、これに限られるもの
ではなく、バッファ！たはその他の論理ゲートを、１段
から数段、直列接続することによっても、本発明による
効果を達成することができる。
例について説明したが、本発明は、これに限られるもの
ではなく、バッファ！たはその他の論理ゲートを、１段
から数段、直列接続することによっても、本発明による
効果を達成することができる。
以上の説明で明らかなように、論理集積回路に本発明の
ハイ・インピーダンス防止回路を内蔵することにより、
第２図に示すような、従来の論理集積回路の外部に抵抗
を付加するハイ・インピーダンス防止回路と同等の機能
を、外部に抵抗を付加することなく、しかも、この従来
の方法より低消費電力で実現することができるという効
果がある。
ハイ・インピーダンス防止回路を内蔵することにより、
第２図に示すような、従来の論理集積回路の外部に抵抗
を付加するハイ・インピーダンス防止回路と同等の機能
を、外部に抵抗を付加することなく、しかも、この従来
の方法より低消費電力で実現することができるという効
果がある。
第１図は本発明の一実施例の回路図、第２図は論理集積
回路間に挿入された従来例の回路図である。 図において、１．２・・・インバータ、３，７・・・抵
抗、４．５・・・論理集積回路、６・・・信号線。
回路間に挿入された従来例の回路図である。 図において、１．２・・・インバータ、３，７・・・抵
抗、４．５・・・論理集積回路、６・・・信号線。
Claims (1)
- 縦続接続される２段のインバータと、前記インバータの
後段出力を前段のインバータ入力側に帰還するための抵
抗を含む帰還回路と、を備えることを特徴とするハイ・
インピーダンス防止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2288843A JPH04160921A (ja) | 1990-10-25 | 1990-10-25 | ハイ・インピーダンス防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2288843A JPH04160921A (ja) | 1990-10-25 | 1990-10-25 | ハイ・インピーダンス防止回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04160921A true JPH04160921A (ja) | 1992-06-04 |
Family
ID=17735466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2288843A Pending JPH04160921A (ja) | 1990-10-25 | 1990-10-25 | ハイ・インピーダンス防止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04160921A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5828233A (en) * | 1996-09-12 | 1998-10-27 | Quality Semiconductor, Inc. | Mixed mode CMOS input buffer with bus hold |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63215219A (ja) * | 1987-02-27 | 1988-09-07 | ザ・シンガ−・カンパニ− | 三状態ｃｍｏｓ母線構造物用レベルクランプ |
| JPS63311817A (ja) * | 1987-06-15 | 1988-12-20 | Nec Corp | 入出力バツフア回路 |
| JPS6425621A (en) * | 1987-07-22 | 1989-01-27 | Nippon Electric Ic Microcomput | High impedance preventing circuit |
-
1990
- 1990-10-25 JP JP2288843A patent/JPH04160921A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63215219A (ja) * | 1987-02-27 | 1988-09-07 | ザ・シンガ−・カンパニ− | 三状態ｃｍｏｓ母線構造物用レベルクランプ |
| JPS63311817A (ja) * | 1987-06-15 | 1988-12-20 | Nec Corp | 入出力バツフア回路 |
| JPS6425621A (en) * | 1987-07-22 | 1989-01-27 | Nippon Electric Ic Microcomput | High impedance preventing circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5828233A (en) * | 1996-09-12 | 1998-10-27 | Quality Semiconductor, Inc. | Mixed mode CMOS input buffer with bus hold |
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