JPH04162111A - 直流電源回路 - Google Patents
直流電源回路Info
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- JPH04162111A JPH04162111A JP2290067A JP29006790A JPH04162111A JP H04162111 A JPH04162111 A JP H04162111A JP 2290067 A JP2290067 A JP 2290067A JP 29006790 A JP29006790 A JP 29006790A JP H04162111 A JPH04162111 A JP H04162111A
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- 230000003321 amplification Effects 0.000 description 6
- 238000003199 nucleic acid amplification method Methods 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 101100081489 Drosophila melanogaster Obp83a gene Proteins 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
- H02H3/00—Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal electric working condition with or without subsequent reconnection ; integrated protection
- H02H3/18—Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal electric working condition with or without subsequent reconnection ; integrated protection responsive to reversal of direct current
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is DC
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is DC using semiconductor devices in series with the load as final control devices
- G05F1/565—Regulating voltage or current wherein the variable actually regulated by the final control device is DC using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor
- G05F1/569—Regulating voltage or current wherein the variable actually regulated by the final control device is DC using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor for protection
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明は直流電源回路に関し、詳しくは入力端子と出力
端子間に電圧制御用パワーＭＯ８ＦＥＴからなる直列制
御素子を設けた直流電源回路に関する。
端子間に電圧制御用パワーＭＯ８ＦＥＴからなる直列制
御素子を設けた直流電源回路に関する。
［従来の技術］
例えば、Ｎチャンネル型パワーＭＯ８ＦＥＴを使用した
直流電源回路の従来例を第２図に示し説明する。
直流電源回路の従来例を第２図に示し説明する。
同図に示す直流電源回路において、（１）は電圧制御用
パワーＭＯＳ Ｆ ＥＴで、そのドレインＤか入力端子
（２）に、ソースＳが出力端子（３）に夫々接続されて
いる。（４）は上記パワーＭＯ８ＦＥＴ （１）のゲー
トＧに接続されたチャージポンプ、（５）は制御出力増
幅用のＮチャンネル型ＭＯＳＦＥＴで、そのドレインＤ
かパワーＭＯ８ＦＥＴ （１）のゲートＧに接続され、
ソースＳが接地端子（６）に接続される。（７）（８）
はパワーＭＯＳＦＥＴ （１）のソースＳと接地端子（
６）との間に接続された電圧設定用の分圧抵抗、（９）
は誤差電圧増幅用の差動増幅器で、その−方の入力は基
準電圧源（１０）が接続されると共に他方の人力は上記
分圧抵抗（７）（８）の中間接続点ａが接続され、その
出力は制御出力増幅用ＭＯ８ＦＥＴ （５）のゲートＧ
に接続される。
パワーＭＯＳ Ｆ ＥＴで、そのドレインＤか入力端子
（２）に、ソースＳが出力端子（３）に夫々接続されて
いる。（４）は上記パワーＭＯ８ＦＥＴ （１）のゲー
トＧに接続されたチャージポンプ、（５）は制御出力増
幅用のＮチャンネル型ＭＯＳＦＥＴで、そのドレインＤ
かパワーＭＯ８ＦＥＴ （１）のゲートＧに接続され、
ソースＳが接地端子（６）に接続される。（７）（８）
はパワーＭＯＳＦＥＴ （１）のソースＳと接地端子（
６）との間に接続された電圧設定用の分圧抵抗、（９）
は誤差電圧増幅用の差動増幅器で、その−方の入力は基
準電圧源（１０）が接続されると共に他方の人力は上記
分圧抵抗（７）（８）の中間接続点ａが接続され、その
出力は制御出力増幅用ＭＯ８ＦＥＴ （５）のゲートＧ
に接続される。
上記構成からなる直流電源回路では、入力端子（２）か
らの入力端子ＶＩＰＪがハイレベルとなるとチャージポ
ンプ（４）が動作し、パワーＭＯＳＦＥＴ （１）のゲ
ート電圧を入力電圧ＶＩＮ以上に昇圧してパワーＭＯ５
ＦＥＴ （１）をＯＮさせる。
らの入力端子ＶＩＰＪがハイレベルとなるとチャージポ
ンプ（４）が動作し、パワーＭＯＳＦＥＴ （１）のゲ
ート電圧を入力電圧ＶＩＮ以上に昇圧してパワーＭＯ５
ＦＥＴ （１）をＯＮさせる。
これにより出力端子（３）に出力電圧ＶＯＵＴが得られ
る。この時、基準電圧源（工０〕に基づく差動増幅器（
９）の出力により制御出力増幅用ＭＯＳＦＥＴ （５）
が作動して分圧抵抗（７）（８）の分圧比に応じた出力
電圧ＶＯＵＴとなる。
る。この時、基準電圧源（工０〕に基づく差動増幅器（
９）の出力により制御出力増幅用ＭＯＳＦＥＴ （５）
が作動して分圧抵抗（７）（８）の分圧比に応じた出力
電圧ＶＯＵＴとなる。
［発明が解決しようとする課題］
ところで、上述した直流電源回路では、電源が何らかの
原因により瞬断して入力電圧ｖｒ＋ｕが出力電圧Ｖ ０
ＬＩＴよりも低下するような状態が発生すると、パワー
ＭＯＳＦＥＴ （１）のソース・ドレイン間に寄生する
ダイオードが導通して出力端子（３）から入力端子（２
）に向けて電流か逆流することになる。この場合、出力
端子（３）に、電源が瞬断した時にバックアップ電圧を
メモリに供給するためのメモリ用バックアップ回路が接
続されていると、上記バックアップ回路の二次電池やコ
ンデンサに充電されたバックアップ電力か上述した寄生
ダイオードによる電流の逆流で放電されてしまいバック
アップ電圧の低下を招くという問題があった。また、分
圧抵抗（７）（８’）にも電流が流れるのでバックアッ
プ電圧の低下がより一層顕著となる。
原因により瞬断して入力電圧ｖｒ＋ｕが出力電圧Ｖ ０
ＬＩＴよりも低下するような状態が発生すると、パワー
ＭＯＳＦＥＴ （１）のソース・ドレイン間に寄生する
ダイオードが導通して出力端子（３）から入力端子（２
）に向けて電流か逆流することになる。この場合、出力
端子（３）に、電源が瞬断した時にバックアップ電圧を
メモリに供給するためのメモリ用バックアップ回路が接
続されていると、上記バックアップ回路の二次電池やコ
ンデンサに充電されたバックアップ電力か上述した寄生
ダイオードによる電流の逆流で放電されてしまいバック
アップ電圧の低下を招くという問題があった。また、分
圧抵抗（７）（８’）にも電流が流れるのでバックアッ
プ電圧の低下がより一層顕著となる。
そこで、本発明は上記問題点に鑑みて提案されたもので
、その目的とするところは、電圧制御用パワーＭＯ８Ｆ
ＥＴのソース・ドレイン間に寄生するダイオードが導通
することを防止して出力端子から入力端子に向う電流の
逆流を阻止するようにした直流電源回路を提供すること
にある。
、その目的とするところは、電圧制御用パワーＭＯ８Ｆ
ＥＴのソース・ドレイン間に寄生するダイオードが導通
することを防止して出力端子から入力端子に向う電流の
逆流を阻止するようにした直流電源回路を提供すること
にある。
［課題を解決するための手段］
本発明における上記目的を達成するための技術的手段は
、入力端子と出力端子間に電圧制御用パワーＭＯＳＦＥ
Ｔからなる直列制御素子を設けた直流電源回路において
、上記パワーＭＯＳＦＥＴのバックゲートが接続され、
入力電圧がロウレベルとなった時にパワーＭＯＳＦＥＴ
のソース・ドレイン間に寄生するダイオードが非導通と
なるようにそのバックゲート電圧をコントロールするバ
ックゲート制御回路を設けたことである。
、入力端子と出力端子間に電圧制御用パワーＭＯＳＦＥ
Ｔからなる直列制御素子を設けた直流電源回路において
、上記パワーＭＯＳＦＥＴのバックゲートが接続され、
入力電圧がロウレベルとなった時にパワーＭＯＳＦＥＴ
のソース・ドレイン間に寄生するダイオードが非導通と
なるようにそのバックゲート電圧をコントロールするバ
ックゲート制御回路を設けたことである。
また、上記バックゲート制御回路は、入力端子に二段の
インバータ回路を接続し、後段のインバータ回路の出力
にパワーＭＯ８ＦＥＴのバックゲートを接続すると共に
電圧設定用の分圧抵抗を接地接続したものであることが
望ましい。
インバータ回路を接続し、後段のインバータ回路の出力
にパワーＭＯ８ＦＥＴのバックゲートを接続すると共に
電圧設定用の分圧抵抗を接地接続したものであることが
望ましい。
［作用］
本発明に係る直流電源回路では、パワーＭＯＳＦＥＴの
バックゲートが接続され、入力電圧がロウレベルとなっ
た時にパワーＭＯ８ＦＥＴのソース・ドレイン間に寄生
するダイオードが非導通となるようにそのバックゲート
電圧をコントロールするバックゲート制御回路を設けた
から、電源が瞬断して入力電圧がロウレベルとなった時
、上記パワーＭＯＳＦＥＴのバックゲート電圧をバック
ゲート制御回路によりロウレベルに設定することができ
、パワーＭＯＳＦＥＴに寄生するダイオードを非導通と
し、出力端子から入力端子に向う電流の逆流を確実に阻
止する。
バックゲートが接続され、入力電圧がロウレベルとなっ
た時にパワーＭＯ８ＦＥＴのソース・ドレイン間に寄生
するダイオードが非導通となるようにそのバックゲート
電圧をコントロールするバックゲート制御回路を設けた
から、電源が瞬断して入力電圧がロウレベルとなった時
、上記パワーＭＯＳＦＥＴのバックゲート電圧をバック
ゲート制御回路によりロウレベルに設定することができ
、パワーＭＯＳＦＥＴに寄生するダイオードを非導通と
し、出力端子から入力端子に向う電流の逆流を確実に阻
止する。
また、上記バックゲート制御回路が、入力端子に二段の
インバータ回路を接続し、後段のインバータ回路の出力
にパワーＭＯ５ＦＥＴのバックゲートを接続すると共に
電圧設定用の分圧抵抗を接地接続したものであれば、上
記分圧抵抗にも電流が流れることを確実に阻止し得る。
インバータ回路を接続し、後段のインバータ回路の出力
にパワーＭＯ５ＦＥＴのバックゲートを接続すると共に
電圧設定用の分圧抵抗を接地接続したものであれば、上
記分圧抵抗にも電流が流れることを確実に阻止し得る。
［実施例コ
本発明に係る直流電源回路の一実施例を第１図に示し説
明する。なお、第２図の直流電源回路と同一、又は相当
部分には同一参照符号を付して重複説明は省略する。
明する。なお、第２図の直流電源回路と同一、又は相当
部分には同一参照符号を付して重複説明は省略する。
本発明の特徴は、第１図に示すように電圧制御用パワー
ＭＯ８ＦＥＴ （１）のバックゲートＢＧが接続され、
入力電圧ＶＩＮがロウレベルとなった時にパワーＭＯ５
ＦＥＴ （１）のソース・ドレイン間に寄生するダイオ
ードか非導通となるようにそのバックゲート電圧をコン
トロールするバックゲート制御回路（１１）を設けたこ
とにある。具体的に、上記バックゲート制御回路（１１
）は入力端子（２）に接続された二段のインバータ回路
（１２）（１３）と、後段のインバータ回路（１３）の
出力と接地端子（６）間に接続された電圧設定用の分圧
抵抗（７）（８）とで回路構成され、上記パワーＭＯｓ
ＦＥＴ（１’）のバックゲートＢＧをソースＳから分離
して上述した後段のインバータ回路（１３）の出力に接
続する。更に具体的に、二段のインバータ回路（１２）
（１３）はＰチャンネル型ＭＯＳＦＥＴ （１４）
（ｉｓ）とＮチャンネル型ＭＯＳＦＥＴ （１６）
（１７）で夫々回路構成される。前段のインバータ
回路（１２）では、Ｐチャンネル型ＭＯ５ＦＥＴ（１４
）とＮチャンネル型ＭＯＳＦＥＴ（１６）の各ゲートＧ
を共通接続し、その接続点すを入力端子（２）に接続し
、Ｐチャンネル型ＭＯ８ＦＥＴ（１４）とＮチャンネル
型ＭＯＳＦＥＴ（１６）の各ドレインＤを共通接続し、
その接続点Ｃを後段のインバータ回路（１３）の入力に
接続する。Ｐチャンネル型ＭＯＳＦＥＴ （１４）のソ
ースＳをパワーＭＯＳＦＥＴ （１）のソースＳに接続
すると共にＮチャンネル型ＭＯ３Ｆ ＥＴ （１６）の
ソースＳを接地端子（６）に接続する。また、後段のイ
ンバータ回路（１３）では、Ｐチャンネル型ＭＯＳ Ｆ
ＥＴ （１５）とＮチャンネル型ＭＯＳＦＥＴ （１
７）の各ゲートＧを共通接続し、その接続点ｄを、前段
のインバータ回路（１２）の出力であるＰチャンネル型
ＭＯ８ＦＥＴ （１４）とＮチャンネル型ＭＯＳＦＥＴ
（１６）の各ドレインＤの共通接続点Ｃに接続する。Ｐ
チャンネル型ＭＯＳＦＥＴ（１５）とＮチャンネル型Ｍ
ＯＳ Ｆ ｉＥ Ｔ （１７）の各ドレインＤを共通接
続し、その接続点ｅをパワーＭＯＳＦＥＴ （１）のバ
ックゲートＢＧと分圧抵抗（７）との接続点ｆに接続す
る。Ｐチャンネル型ＭＯＳ Ｆ ＥＴ （１５） （７
）７−スＳをパワーＭＯ８ＦＥＴ （１）のソースＳに
接続するト共にＮチャンネル型ＭＯＳＦＥＴ（１７）の
ソースＳを接地端子（６）に接続する。
ＭＯ８ＦＥＴ （１）のバックゲートＢＧが接続され、
入力電圧ＶＩＮがロウレベルとなった時にパワーＭＯ５
ＦＥＴ （１）のソース・ドレイン間に寄生するダイオ
ードか非導通となるようにそのバックゲート電圧をコン
トロールするバックゲート制御回路（１１）を設けたこ
とにある。具体的に、上記バックゲート制御回路（１１
）は入力端子（２）に接続された二段のインバータ回路
（１２）（１３）と、後段のインバータ回路（１３）の
出力と接地端子（６）間に接続された電圧設定用の分圧
抵抗（７）（８）とで回路構成され、上記パワーＭＯｓ
ＦＥＴ（１’）のバックゲートＢＧをソースＳから分離
して上述した後段のインバータ回路（１３）の出力に接
続する。更に具体的に、二段のインバータ回路（１２）
（１３）はＰチャンネル型ＭＯＳＦＥＴ （１４）
（ｉｓ）とＮチャンネル型ＭＯＳＦＥＴ （１６）
（１７）で夫々回路構成される。前段のインバータ
回路（１２）では、Ｐチャンネル型ＭＯ５ＦＥＴ（１４
）とＮチャンネル型ＭＯＳＦＥＴ（１６）の各ゲートＧ
を共通接続し、その接続点すを入力端子（２）に接続し
、Ｐチャンネル型ＭＯ８ＦＥＴ（１４）とＮチャンネル
型ＭＯＳＦＥＴ（１６）の各ドレインＤを共通接続し、
その接続点Ｃを後段のインバータ回路（１３）の入力に
接続する。Ｐチャンネル型ＭＯＳＦＥＴ （１４）のソ
ースＳをパワーＭＯＳＦＥＴ （１）のソースＳに接続
すると共にＮチャンネル型ＭＯ３Ｆ ＥＴ （１６）の
ソースＳを接地端子（６）に接続する。また、後段のイ
ンバータ回路（１３）では、Ｐチャンネル型ＭＯＳ Ｆ
ＥＴ （１５）とＮチャンネル型ＭＯＳＦＥＴ （１
７）の各ゲートＧを共通接続し、その接続点ｄを、前段
のインバータ回路（１２）の出力であるＰチャンネル型
ＭＯ８ＦＥＴ （１４）とＮチャンネル型ＭＯＳＦＥＴ
（１６）の各ドレインＤの共通接続点Ｃに接続する。Ｐ
チャンネル型ＭＯＳＦＥＴ（１５）とＮチャンネル型Ｍ
ＯＳ Ｆ ｉＥ Ｔ （１７）の各ドレインＤを共通接
続し、その接続点ｅをパワーＭＯＳＦＥＴ （１）のバ
ックゲートＢＧと分圧抵抗（７）との接続点ｆに接続す
る。Ｐチャンネル型ＭＯＳ Ｆ ＥＴ （１５） （７
）７−スＳをパワーＭＯ８ＦＥＴ （１）のソースＳに
接続するト共にＮチャンネル型ＭＯＳＦＥＴ（１７）の
ソースＳを接地端子（６）に接続する。
上記構成からなる直流電源回路では、入力端子（２）か
らの入力電圧Ｖｕｖがハイレベルとなるとチャージポン
プ（４）が動作し、パワーＭＯＳＦＥＴ （１）のゲー
ト電圧を入力端子ＶＩＮ以上に昇圧してパワーＭＯ８Ｆ
ＥＴ （１）をＯＮさせる。
らの入力電圧Ｖｕｖがハイレベルとなるとチャージポン
プ（４）が動作し、パワーＭＯＳＦＥＴ （１）のゲー
ト電圧を入力端子ＶＩＮ以上に昇圧してパワーＭＯ８Ｆ
ＥＴ （１）をＯＮさせる。
これにより出力端子（３）に出力電圧ＶＯＵＴが得られ
る。この時、基準電圧源（１０）に基づく誤差電圧増幅
用差動増幅器（９）の出力は制御出力増幅用ＭＯＳＦＥ
Ｔ （５）で増幅されその制御電圧によりパワーＭＯ８
ＦＥＴ （１）のゲートが駆動され、分圧抵抗（７）
（８）による分圧比に応じた出力電圧Ｖ ０ＬＩＴが
得られる。
る。この時、基準電圧源（１０）に基づく誤差電圧増幅
用差動増幅器（９）の出力は制御出力増幅用ＭＯＳＦＥ
Ｔ （５）で増幅されその制御電圧によりパワーＭＯ８
ＦＥＴ （１）のゲートが駆動され、分圧抵抗（７）
（８）による分圧比に応じた出力電圧Ｖ ０ＬＩＴが
得られる。
本発明に係る直流電源回路では、電源が何らかの原因に
より瞬断し、入力端子（２）からの入力電圧ＶＩＮが出
力電圧Ｖ ０ＬＩＴよりも低下するような状態か発生し
てロウレベルとなっても、バックゲート制御回路（１１
）の二段のインバータ回路（１２）（１３）において、
前段のインバータ回路（１２）のＰチャンネル型ＭＯ８
ＦＥＴ（１４）とＮチャンネル型ＭＯＳ Ｆ ＥＴ （
１６）の各ゲート電圧がロウレベルとなり、Ｐチャンネ
ル型ＭＯ５ＦＥＴ（１４）かＯＮしてＮチャンネル型Ｍ
ＯＳ Ｆ ＥＴ （１６）が０ＦＦＬ、Ｐチャンネル型
ＭＯＳＦＥＴ（１４）とＮチャンネル型ＭＯＳＦＥＴ（
１６）の各ドレインＤの共通接続点Ｃで前段のインバー
タ回路（１２）の出力かハイレベルとなる。すると、後
段のインバータ回路（１３）のＰチャンネル型ＭＯ５Ｆ
ＥＴ（１５）とＮチャンネル型ＭＯＳＦＥＴ （１７）
の各ゲート電圧がハイレベルとなり、Ｐチャンネル型Ｍ
Ｏ８ＦＥＴ（１５）がＯＦＦしてＮチャンネル型ＭＯＳ
ＦＥＴ（１７）がＯＮＬ、Ｐチャンネル型ＭＯ８ＦＥＴ
（１５）とＮチャンネル型ＭＯＳＦＥＴ（１７）の各ド
レインＤの共通接続点ｅで後段のインバータ回路（１３
）の出力がロウレベルとなる。
より瞬断し、入力端子（２）からの入力電圧ＶＩＮが出
力電圧Ｖ ０ＬＩＴよりも低下するような状態か発生し
てロウレベルとなっても、バックゲート制御回路（１１
）の二段のインバータ回路（１２）（１３）において、
前段のインバータ回路（１２）のＰチャンネル型ＭＯ８
ＦＥＴ（１４）とＮチャンネル型ＭＯＳ Ｆ ＥＴ （
１６）の各ゲート電圧がロウレベルとなり、Ｐチャンネ
ル型ＭＯ５ＦＥＴ（１４）かＯＮしてＮチャンネル型Ｍ
ＯＳ Ｆ ＥＴ （１６）が０ＦＦＬ、Ｐチャンネル型
ＭＯＳＦＥＴ（１４）とＮチャンネル型ＭＯＳＦＥＴ（
１６）の各ドレインＤの共通接続点Ｃで前段のインバー
タ回路（１２）の出力かハイレベルとなる。すると、後
段のインバータ回路（１３）のＰチャンネル型ＭＯ５Ｆ
ＥＴ（１５）とＮチャンネル型ＭＯＳＦＥＴ （１７）
の各ゲート電圧がハイレベルとなり、Ｐチャンネル型Ｍ
Ｏ８ＦＥＴ（１５）がＯＦＦしてＮチャンネル型ＭＯＳ
ＦＥＴ（１７）がＯＮＬ、Ｐチャンネル型ＭＯ８ＦＥＴ
（１５）とＮチャンネル型ＭＯＳＦＥＴ（１７）の各ド
レインＤの共通接続点ｅで後段のインバータ回路（１３
）の出力がロウレベルとなる。
これによりパワーＭＯ５ＦＥＴ （１）のバックゲ−１
−ＢＧと分圧抵抗（７）との接続点ｆでの電位がロウレ
ベルとなるため、上記パワーＭＯＳ Ｆ ＥＴ（１）の
バックゲート電圧がロウレベルに保持される。その結果
、パワーＭＯ８ＦＥＴ （１）のソース・ドレイン間に
寄生するグイオートか導通することなく、出力端子（３
）から入力端子（２）に向けて電流が逆流することもな
い。
−ＢＧと分圧抵抗（７）との接続点ｆでの電位がロウレ
ベルとなるため、上記パワーＭＯＳ Ｆ ＥＴ（１）の
バックゲート電圧がロウレベルに保持される。その結果
、パワーＭＯ８ＦＥＴ （１）のソース・ドレイン間に
寄生するグイオートか導通することなく、出力端子（３
）から入力端子（２）に向けて電流が逆流することもな
い。
従って、出力端子（３）に、電源が瞬断した時にバック
アップ電圧をメモリに供給するためのメモリ用バックア
ップ回路が接続されている場合でも、上記バックアップ
回路の二次電池やコンデンサに充電されたバックアップ
電力が消費されてその電圧も低下するおそれはない。
アップ電圧をメモリに供給するためのメモリ用バックア
ップ回路が接続されている場合でも、上記バックアップ
回路の二次電池やコンデンサに充電されたバックアップ
電力が消費されてその電圧も低下するおそれはない。
また、前述したようにパワーＭＯ８ＦＥＴ （１）のバ
ックゲートＢＧと分圧抵抗（７）との接続点ｆでの電位
がロウレベルとなるため、分圧抵抗（７）（８）にも電
流が流れることはないので、バックアップ電圧が消費さ
れて低下することをより一層確実に阻止できる。
ックゲートＢＧと分圧抵抗（７）との接続点ｆでの電位
がロウレベルとなるため、分圧抵抗（７）（８）にも電
流が流れることはないので、バックアップ電圧が消費さ
れて低下することをより一層確実に阻止できる。
［発明の効果］
本発明に係る直流電源回路によれば、電源が瞬断して入
力電圧がロウレベルとなった時、パワーＭＯＳＦＥＴの
バックゲート電圧をバックゲート制御回路によりロウレ
ベルに設定できるので、パワーＭＯ５ＦＥＴのソース・
トレイン間に寄生するダイオードが導通ずることなく、
出力端子から入力端子に向う電流の逆流を確実に阻止す
ることができる。特に、出力端子にメモリ用バックアッ
プ回路か接続されている場合には、上記バックアップ回
路でのバックアップ電力が消費されてその電圧が低下が
抑制されバックアップ性能が大幅に向上する。
力電圧がロウレベルとなった時、パワーＭＯＳＦＥＴの
バックゲート電圧をバックゲート制御回路によりロウレ
ベルに設定できるので、パワーＭＯ５ＦＥＴのソース・
トレイン間に寄生するダイオードが導通ずることなく、
出力端子から入力端子に向う電流の逆流を確実に阻止す
ることができる。特に、出力端子にメモリ用バックアッ
プ回路か接続されている場合には、上記バックアップ回
路でのバックアップ電力が消費されてその電圧が低下が
抑制されバックアップ性能が大幅に向上する。
また、電圧設定用の分圧抵抗にも電流が流れるこはない
ので、バックアップ電力か消費されてその電圧が低下す
ることをより一層確実に阻止できてバックアップ性能は
より一層向上する。
ので、バックアップ電力か消費されてその電圧が低下す
ることをより一層確実に阻止できてバックアップ性能は
より一層向上する。
第１図は本発明に係る直流電源回路の一実施例を示す回
路図である。 第２図は直流電源回路の従来例を示す回路図である。 （１）・・・電圧制御用パワーＭＯ８ＦＥＴ。 （２）・・・入力端子、 （３）・・・出力端子、 （７）（８）・・・分圧抵抗、 （９）・・・差動増幅器、 （１１）・・・バックゲート制御回路、（１２） （
１３）・・・インバータ回路。
路図である。 第２図は直流電源回路の従来例を示す回路図である。 （１）・・・電圧制御用パワーＭＯ８ＦＥＴ。 （２）・・・入力端子、 （３）・・・出力端子、 （７）（８）・・・分圧抵抗、 （９）・・・差動増幅器、 （１１）・・・バックゲート制御回路、（１２） （
１３）・・・インバータ回路。
Claims (2)
- （１）入力端子と出力端子間に電圧制御用パワーＭＯＳ
ＦＥＴからなる直列制御素子を設けた直流電源回路にお
いて、 上記パワーＭＯＳＦＥＴのバックゲートが接続され、入
力電圧がロウレベルとなった時にパワーＭＯＳＦＥＴの
ソース・ドレイン間に寄生するダイオードが非導通とな
るようにそのバックゲート電圧をコントロールするバッ
クゲート制御回路を設けたことを特徴とする直流電源回
路。 - （２）請求項（１）記載のバックゲート制御回路は、入
力端子に二段のインバータ回路を接続し、後段のインバ
ータ回路の出力にパワーＭＯＳＦＥＴのバックゲートを
接続すると共に電圧設定用の分圧抵抗を接地接続したこ
とを特徴とする直流電源回路。
Priority Applications (2)
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7394307B2 (en) | 2004-12-22 | 2008-07-01 | Ricoh Company, Ltd. | Voltage regulator having reverse voltage protection and reverse current prevention |
| JP2010207008A (ja) * | 2009-03-05 | 2010-09-16 | Mitsumi Electric Co Ltd | 逆流防止回路および電源切換え装置 |
| JP2012003678A (ja) * | 2010-06-21 | 2012-01-05 | Renesas Electronics Corp | レギュレータ回路 |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6016067A (en) * | 1998-04-06 | 2000-01-18 | Intersil Corporation | Sample-and-hold circuit having reduced amplifier offset effects and related methods |
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| US6002277A (en) * | 1998-04-06 | 1999-12-14 | Intersil Corporation | Sample-and-hold circuit having reduced parasitic diode effects and related methods |
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| US6985035B1 (en) | 1998-11-12 | 2006-01-10 | Broadcom Corporation | System and method for linearizing a CMOS differential pair |
| US6885275B1 (en) * | 1998-11-12 | 2005-04-26 | Broadcom Corporation | Multi-track integrated spiral inductor |
| EP1145318B1 (en) * | 1999-01-15 | 2015-12-30 | Broadcom Corporation | System and method for esd protection |
| US7687858B2 (en) * | 1999-01-15 | 2010-03-30 | Broadcom Corporation | System and method for ESD protection |
| US8405152B2 (en) | 1999-01-15 | 2013-03-26 | Broadcom Corporation | System and method for ESD protection |
| US7696823B2 (en) * | 1999-05-26 | 2010-04-13 | Broadcom Corporation | System and method for linearizing a CMOS differential pair |
| EP1200887B1 (en) * | 1999-06-29 | 2006-05-10 | Broadcom Corporation | System and method for independent power sequencing of integrated circuits |
| JP2005333691A (ja) * | 2004-05-18 | 2005-12-02 | Rohm Co Ltd | 過電流検出回路及びこれを有する電源装置 |
| US7439592B2 (en) * | 2004-12-13 | 2008-10-21 | Broadcom Corporation | ESD protection for high voltage applications |
| US7505238B2 (en) * | 2005-01-07 | 2009-03-17 | Agnes Neves Woo | ESD configuration for low parasitic capacitance I/O |
| US9582017B2 (en) | 2013-07-02 | 2017-02-28 | Stmicroelectronics Design And Application S.R.O. | Method of preventing inversion of output current flow in a voltage regulator and related voltage regulator |
| US9625926B1 (en) * | 2015-11-18 | 2017-04-18 | Qualcomm Incorporated | Multiple input regulator circuit |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS615324A (ja) * | 1984-06-19 | 1986-01-11 | Nec Corp | 電源回路 |
| JPS62109114A (ja) * | 1985-11-08 | 1987-05-20 | Seiko Instr & Electronics Ltd | ボルテ−ジ．レギユレ−タ |
| JPS63307510A (ja) * | 1987-06-09 | 1988-12-15 | Seiko Instr & Electronics Ltd | シリ−ズボルテ−ジレギュレ−タ逆流防止回路 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59106013A (ja) * | 1982-12-10 | 1984-06-19 | Fujitsu Ltd | 電圧安定器 |
| JPS6069719A (ja) * | 1983-09-26 | 1985-04-20 | Oki Electric Ind Co Ltd | 定電圧電源回路 |
| SU1403051A1 (ru) * | 1986-12-15 | 1988-06-15 | Предприятие П/Я В-8719 | Источник опорного напр жени |
| DE3716880A1 (de) * | 1987-05-20 | 1988-12-15 | Sachs Systemtechnik Gmbh | Spannungsregelschaltung |
| JPS6483715A (en) * | 1987-09-25 | 1989-03-29 | Shimizu Construction Co Ltd | Spud-type marine structure |
-
1990
- 1990-10-25 JP JP2290067A patent/JPH0769749B2/ja not_active Expired - Lifetime
-
1991
- 1991-10-24 US US07/782,318 patent/US5180965A/en not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS615324A (ja) * | 1984-06-19 | 1986-01-11 | Nec Corp | 電源回路 |
| JPS62109114A (ja) * | 1985-11-08 | 1987-05-20 | Seiko Instr & Electronics Ltd | ボルテ−ジ．レギユレ−タ |
| JPS63307510A (ja) * | 1987-06-09 | 1988-12-15 | Seiko Instr & Electronics Ltd | シリ−ズボルテ−ジレギュレ−タ逆流防止回路 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7394307B2 (en) | 2004-12-22 | 2008-07-01 | Ricoh Company, Ltd. | Voltage regulator having reverse voltage protection and reverse current prevention |
| US7728566B2 (en) | 2004-12-22 | 2010-06-01 | Ricoh Company, Ltd. | Voltage regulator |
| JP2010207008A (ja) * | 2009-03-05 | 2010-09-16 | Mitsumi Electric Co Ltd | 逆流防止回路および電源切換え装置 |
| JP2012003678A (ja) * | 2010-06-21 | 2012-01-05 | Renesas Electronics Corp | レギュレータ回路 |
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| Publication number | Publication date |
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