JPH04162113A - 電源電圧降圧回路 - Google Patents
電源電圧降圧回路Info
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- JPH04162113A JPH04162113A JP2287011A JP28701190A JPH04162113A JP H04162113 A JPH04162113 A JP H04162113A JP 2287011 A JP2287011 A JP 2287011A JP 28701190 A JP28701190 A JP 28701190A JP H04162113 A JPH04162113 A JP H04162113A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に係り、特に外部から供給され
る電源電圧を集積回路内で降圧する電源電圧降圧回路を
具備する半導体集積回路に好適な電源電圧降圧回路を提
供する。
る電源電圧を集積回路内で降圧する電源電圧降圧回路を
具備する半導体集積回路に好適な電源電圧降圧回路を提
供する。
従来電源電圧降圧回路を集積回路上に集積した公知例と
しては、アイイーイーイー、１９９０シンポジウムオン
ブイエルエスアイサーキッツダイジェストオブテクニカ
ルペーパーズＰ、７５（ＩＥＥＥ、 ’ ９ ０
Ｓｙｍｐｏｓｉｕ＋＋＋ ｏｎ Ｖ Ｌ Ｓ
Ｉ Ｃ１ｒｃｕｉｔｓｐ、７５）が知られている。
しては、アイイーイーイー、１９９０シンポジウムオン
ブイエルエスアイサーキッツダイジェストオブテクニカ
ルペーパーズＰ、７５（ＩＥＥＥ、 ’ ９ ０
Ｓｙｍｐｏｓｉｕ＋＋＋ ｏｎ Ｖ Ｌ Ｓ
Ｉ Ｃ１ｒｃｕｉｔｓｐ、７５）が知られている。
本公知例では、降圧回路の基準となる基準電圧発生回路
に温度あるいは半導体集積回路の製造プロセスに依存し
ない一定の電圧を出力する回路を用いていた。
に温度あるいは半導体集積回路の製造プロセスに依存し
ない一定の電圧を出力する回路を用いていた。
上記公知例では、基準電圧発生回路に温度や製造プロセ
スに依存しない一定の電圧を出力する回路を用いている
。一方、ＭＯＳＦＥＴを用いた集積回路においては、温
度が上昇することにより動作速度が遅くなる。また、プ
ロセスの変動により、たとえばＭＯＳＦＥＴのゲート長
が設計値よりも大きくなった場合やはり動作速度が遅く
なることが知られている。しかしながら、上記公知例で
は、温度変動あるいはプロセス変動があってもその基準
電圧が変化しないようになっている。したがって、上記
に示した温度上昇やプロセスの変動による動作速度の遅
延に対して考慮されていなかったといえる１本発明は上
記公知例の問題点を解決し、温度が上昇した場合、また
はプロセス変動がある場合の動作速度の遅れを最小限に
止める手段を提供するものである。
スに依存しない一定の電圧を出力する回路を用いている
。一方、ＭＯＳＦＥＴを用いた集積回路においては、温
度が上昇することにより動作速度が遅くなる。また、プ
ロセスの変動により、たとえばＭＯＳＦＥＴのゲート長
が設計値よりも大きくなった場合やはり動作速度が遅く
なることが知られている。しかしながら、上記公知例で
は、温度変動あるいはプロセス変動があってもその基準
電圧が変化しないようになっている。したがって、上記
に示した温度上昇やプロセスの変動による動作速度の遅
延に対して考慮されていなかったといえる１本発明は上
記公知例の問題点を解決し、温度が上昇した場合、また
はプロセス変動がある場合の動作速度の遅れを最小限に
止める手段を提供するものである。
上記問題点を解決するために本発明においては以下に示
す手段を用いている。第１の手段は電源電圧降圧回路の
基準電圧を発生する回路で、温度上昇とともに上記基準
電圧も上昇させる手段である。第２の手段は基準電圧を
発生する回路で、半導体基板上に形成されたＭＯＳＦＥ
Ｔの中で最小のゲート長を持つＭＯＳＦＥＴのしきい値
電圧を基準電圧にする手段である。
す手段を用いている。第１の手段は電源電圧降圧回路の
基準電圧を発生する回路で、温度上昇とともに上記基準
電圧も上昇させる手段である。第２の手段は基準電圧を
発生する回路で、半導体基板上に形成されたＭＯＳＦＥ
Ｔの中で最小のゲート長を持つＭＯＳＦＥＴのしきい値
電圧を基準電圧にする手段である。
第３の手段は、上記第１の手段と第２の手段を重畳して
基準電圧を発生する手段である。
基準電圧を発生する手段である。
本発明の第１の手段によれば、温度が上昇することによ
り基準電圧が上昇し、さらにこの基準電圧を電源電圧降
圧回路に用いているので、集積回路内部の電源電圧であ
るところの出力電圧が上昇することになる。出力電圧が
上昇すればＭＯ８集積回路の速度が速くなる。したがっ
て、温度上昇に伴う速度の遅延と打ち消しい、温度上昇
に伴う遅延時間の増加を防ぐ効果がある。
り基準電圧が上昇し、さらにこの基準電圧を電源電圧降
圧回路に用いているので、集積回路内部の電源電圧であ
るところの出力電圧が上昇することになる。出力電圧が
上昇すればＭＯ８集積回路の速度が速くなる。したがっ
て、温度上昇に伴う速度の遅延と打ち消しい、温度上昇
に伴う遅延時間の増加を防ぐ効果がある。
一方、ＭＯ８集積回路では、使用される！’ｌ０ＳＦＥ
Ｔのゲート長が製造工程の揺らぎ等により設計値より長
くなる場合がある。このとき、ＭＯＳＦＥＴの電流駆動
能力が減少するために動作速度が設計値より遅くなるこ
とになる。一方、ＭＯＳＦＥＴのゲート長が大きくなる
とそのしきい値電圧が上昇することが知られている６本
発明の第２の手段によれば、基準電圧にＭＯＳＦＥＴの
しきい値電圧を与えている。したがって、ＭＯＳＦＥＴ
のゲート長が長くなった場合には、基準電圧の電圧を上
昇させることにより、さらに電源電圧発生回路の出力電
圧も上昇するので、結果として遅延時間の増加を防ぐ効
果がある。
Ｔのゲート長が製造工程の揺らぎ等により設計値より長
くなる場合がある。このとき、ＭＯＳＦＥＴの電流駆動
能力が減少するために動作速度が設計値より遅くなるこ
とになる。一方、ＭＯＳＦＥＴのゲート長が大きくなる
とそのしきい値電圧が上昇することが知られている６本
発明の第２の手段によれば、基準電圧にＭＯＳＦＥＴの
しきい値電圧を与えている。したがって、ＭＯＳＦＥＴ
のゲート長が長くなった場合には、基準電圧の電圧を上
昇させることにより、さらに電源電圧発生回路の出力電
圧も上昇するので、結果として遅延時間の増加を防ぐ効
果がある。
本発明の第３の手段では、第１の手段の基準電圧と第２
の手段の基準電圧を重畳しているので、温度上昇及びプ
ロセスの揺らぎによる集積回路の遅延時間の増大を共に
防ぐ効果がある。
の手段の基準電圧を重畳しているので、温度上昇及びプ
ロセスの揺らぎによる集積回路の遅延時間の増大を共に
防ぐ効果がある。
以下、本発明の実施例を図を用いて説明する。
第１図は本発明の第１の実施例の電源電圧降圧回路のブ
ロック図と基準電圧発生回路の特性と半導体回路の遅延
時間と基準電圧との関係を概念的に示した図である。第
１図において、１は基準電圧発生回路、２は差動増幅器
、３は半導体回路である。電源電圧降圧回路は１の基準
電圧発生回路から発生する基準電圧Ｖｒｅｆを差動増幅
器２により低インピーダンスに変換して降圧した電源電
圧Ｖｄｄを生成し、半導体回路３の電源電圧として供給
するものである。したがって、電源電圧Ｖｄｄはほぼ基
準電圧発生回路で発生される基準電圧がＶｒｅｆに等し
い電圧となる０本発明は、この基準電圧の発生方法に特
徴がある。すなわち第１図で示すように、Ｖｒｅｆは温
度が上昇すると共に高くなり、また基準電圧発生回路内
で使われているＭＯＳＦＥＴのしきい値電圧が大きくな
るほど高くなる。したがって、Ｖｄｄの電圧も同様に温
度が上昇すると共に高くなり、ＭＯＳＦＥＴのしきい値
電圧が大きくなるほど高くなる。一方、電源電圧が一定
の場合は、温度が高くなるほどＭＯＳＦＥＴの電流駆動
能力が小さくなるので、半導体回路の遅延時間が増大す
ることになる６また。 ＭＯＳＦＥＴのしきい値電圧が
大きくなることはＭＯＳＦＥＴの電流駆動能力が小さく
なることを意味しており、やはり遅延時間が増大するこ
とになる６本発明においては、温度が高くなるほど１Ｍ
０５ＦＥＴのゲート長が大きくなるほど電源電圧が上昇
することを特徴としているが、半導体回路の動作は第１
図に示した如く電源電圧が大きくなるほど速くなるので
、上記に示した温度上昇やしきい値電圧の上昇による遅
延時間の増大を防ぐ効果がある。
ロック図と基準電圧発生回路の特性と半導体回路の遅延
時間と基準電圧との関係を概念的に示した図である。第
１図において、１は基準電圧発生回路、２は差動増幅器
、３は半導体回路である。電源電圧降圧回路は１の基準
電圧発生回路から発生する基準電圧Ｖｒｅｆを差動増幅
器２により低インピーダンスに変換して降圧した電源電
圧Ｖｄｄを生成し、半導体回路３の電源電圧として供給
するものである。したがって、電源電圧Ｖｄｄはほぼ基
準電圧発生回路で発生される基準電圧がＶｒｅｆに等し
い電圧となる０本発明は、この基準電圧の発生方法に特
徴がある。すなわち第１図で示すように、Ｖｒｅｆは温
度が上昇すると共に高くなり、また基準電圧発生回路内
で使われているＭＯＳＦＥＴのしきい値電圧が大きくな
るほど高くなる。したがって、Ｖｄｄの電圧も同様に温
度が上昇すると共に高くなり、ＭＯＳＦＥＴのしきい値
電圧が大きくなるほど高くなる。一方、電源電圧が一定
の場合は、温度が高くなるほどＭＯＳＦＥＴの電流駆動
能力が小さくなるので、半導体回路の遅延時間が増大す
ることになる６また。 ＭＯＳＦＥＴのしきい値電圧が
大きくなることはＭＯＳＦＥＴの電流駆動能力が小さく
なることを意味しており、やはり遅延時間が増大するこ
とになる６本発明においては、温度が高くなるほど１Ｍ
０５ＦＥＴのゲート長が大きくなるほど電源電圧が上昇
することを特徴としているが、半導体回路の動作は第１
図に示した如く電源電圧が大きくなるほど速くなるので
、上記に示した温度上昇やしきい値電圧の上昇による遅
延時間の増大を防ぐ効果がある。
第２図はＭＯＳＦＥＴのドレイン電流のゲート電圧に対
する依存性を温度のパラメータとしてとったものである
。本図により、温度が上昇すると基準電圧も高くなる回
路的手段について具体的に示す。第２図に示すように、
しきい値電圧以下すなわちゲート電圧が約０．７ｖ以下
の領域においては、ＭＯＳＦＥＴの電流はゲート電圧に
対して指数関数的に増加する。その傾きの逆数、すなわ
ち電流が一桁変化するのに必要なゲート電圧は室温（２
３℃）においては約９０ｍＶ／ＤＥＣであり、８０℃に
おいては約１０６ｍＶ／ＤＥＣである。したがって、こ
のドレイン電流の傾きを電圧として取り出すことができ
れば温度上昇により電圧が増加する基準電圧を得ること
ができる。
する依存性を温度のパラメータとしてとったものである
。本図により、温度が上昇すると基準電圧も高くなる回
路的手段について具体的に示す。第２図に示すように、
しきい値電圧以下すなわちゲート電圧が約０．７ｖ以下
の領域においては、ＭＯＳＦＥＴの電流はゲート電圧に
対して指数関数的に増加する。その傾きの逆数、すなわ
ち電流が一桁変化するのに必要なゲート電圧は室温（２
３℃）においては約９０ｍＶ／ＤＥＣであり、８０℃に
おいては約１０６ｍＶ／ＤＥＣである。したがって、こ
のドレイン電流の傾きを電圧として取り出すことができ
れば温度上昇により電圧が増加する基準電圧を得ること
ができる。
第３図は第２図で示したドレイン電流の傾きを電圧とし
て取り出すための回路を示したものである。第３図にお
いて３１はＭＯＳＦＥＴ、３２は１００ｎＡの電流を与
えるための電流源、３３はＭＯＳＦＥＴ、３４は１０ｎ
Ａの電流を与えるための電流源である。第３図でＭＯＳ
ＦＥＴ３１と３３は同じデバイスパラメータを有するＭ
ＯＳＦＥＴである。第３図の回路では、ＭＯＳＦＥＴ３
１はダイオード接続されているが、そこに１００ｎＡの
電流が流れるようになっているため、Ｖａには１００ｎ
Ａ流れるために必要なゲート電圧Ｖｇ（１００ｎＡ）が
現われる。ＭＯＳＦＥＴ３３のゲート電圧はＶａとなっ
ているが１０ｎＡを流す電流源が接続されているために
Ｖａよりも１０ｎＡ流すのに必要なゲート電圧Ｖｇ（１
０ｎＡ）を引いた電圧がそのソース電極に現われる。し
たがって、本回路の出力電圧端にはＭＯＳＦＥＴに１０
０ｎＡと１０ｎＡの電流を流すために必要なゲート電圧
の差 ΔＶｇ＝Ｖｇ（１００ｎＡ） Ｖｇ（１０ｎＡ）が現
われることになる。この電圧は、第２図で示したごとく
室温では９０ｍＶ、８０Ｇでは１０６ｍＶと温度上昇に
より増加する電圧となる。
て取り出すための回路を示したものである。第３図にお
いて３１はＭＯＳＦＥＴ、３２は１００ｎＡの電流を与
えるための電流源、３３はＭＯＳＦＥＴ、３４は１０ｎ
Ａの電流を与えるための電流源である。第３図でＭＯＳ
ＦＥＴ３１と３３は同じデバイスパラメータを有するＭ
ＯＳＦＥＴである。第３図の回路では、ＭＯＳＦＥＴ３
１はダイオード接続されているが、そこに１００ｎＡの
電流が流れるようになっているため、Ｖａには１００ｎ
Ａ流れるために必要なゲート電圧Ｖｇ（１００ｎＡ）が
現われる。ＭＯＳＦＥＴ３３のゲート電圧はＶａとなっ
ているが１０ｎＡを流す電流源が接続されているために
Ｖａよりも１０ｎＡ流すのに必要なゲート電圧Ｖｇ（１
０ｎＡ）を引いた電圧がそのソース電極に現われる。し
たがって、本回路の出力電圧端にはＭＯＳＦＥＴに１０
０ｎＡと１０ｎＡの電流を流すために必要なゲート電圧
の差 ΔＶｇ＝Ｖｇ（１００ｎＡ） Ｖｇ（１０ｎＡ）が現
われることになる。この電圧は、第２図で示したごとく
室温では９０ｍＶ、８０Ｇでは１０６ｍＶと温度上昇に
より増加する電圧となる。
第３図の実施例ではＭＯＳＦＥＴ３１と３３は同じゲー
ト長、ゲート幅、しきい値電圧を持つとしたがこのよう
な条件の他に以下に述べる応用が考えられる１例えば、
ＭＯＳＦＥＴ３１のゲート幅が、ＮＯ５ＦＥＴの３３の
ゲートの１／１０になるようにする。この場合電流源３
２と電流源３４は同じ電流を与える電流源になるように
すれば、第３図で示した回路と同等の効果が得られる。
ト長、ゲート幅、しきい値電圧を持つとしたがこのよう
な条件の他に以下に述べる応用が考えられる１例えば、
ＭＯＳＦＥＴ３１のゲート幅が、ＮＯ５ＦＥＴの３３の
ゲートの１／１０になるようにする。この場合電流源３
２と電流源３４は同じ電流を与える電流源になるように
すれば、第３図で示した回路と同等の効果が得られる。
また、ＮＯ５ＦＥＴ３１のしきい値電圧をＶｔｈ（３１
）、ＮＯ５ＦＥＴ３３のしきい値電圧をＶｔｈ（３３）
とし、Ｖｔｈ（３３）＜ Ｖｔｈ（３１）が成立するよ
うにしきい値電圧を設定すると回路の出力電圧として温
度依存性を持つ電圧ΔＶｇと温度依存性のないＶｇ（３
１）−Ｖｇ（３３）の電圧の和が得られる。すなわち、 Ｖ ｏ ＝ΔＶｇ十Ｖｇ（３１） Ｖｇ（３３）とな
る電圧が得られる。
）、ＮＯ５ＦＥＴ３３のしきい値電圧をＶｔｈ（３３）
とし、Ｖｔｈ（３３）＜ Ｖｔｈ（３１）が成立するよ
うにしきい値電圧を設定すると回路の出力電圧として温
度依存性を持つ電圧ΔＶｇと温度依存性のないＶｇ（３
１）−Ｖｇ（３３）の電圧の和が得られる。すなわち、 Ｖ ｏ ＝ΔＶｇ十Ｖｇ（３１） Ｖｇ（３３）とな
る電圧が得られる。
第４図は第２図で示したドレイン電流の傾きを電圧とし
て取り出すための別の回路手法である。
て取り出すための別の回路手法である。
第４Ｗで４１．４２は同じ定数をもつＮＯ３ＦＥＴ。
４３は差動増幅器、４４，４５はそれぞれ１００ｎ Ａ
ｔ １０ ｎ Ａを流す電流源である。いま、差動増
幅器４３の正入力端子にＶｉなる電圧が印加されている
とすると、差動増幅器の働きで負入力端子もＶｉなる電
圧が現われる。負入力端子はＮＯ５ＦＥＴ４１のソース
端に接続されているので、そのゲート電極ＶａにはＶｉ
よりも１００、 ｎＡ流すのに必要なゲート電圧Ｖ
ｇ（１００ｎ Ａ）を足した電圧が現われることになる
。すなわち、Ｖａ＝Ｖｉ＋Ｖｇ（ｌＯＯｎＡ）となる、
Ｖａは１０ｎＡの電流が流れているＮＯ５ＦＥＴ４２の
ゲート電極に接続されているのでＮＯ５ＦＥＴ４２のソ
ース電極の電位ＶｏはＶａよりも１０ｎＡ流すために必
要なゲート電圧Ｖｇ（１０ｎ Ａ）を引いた値となる。
ｔ １０ ｎ Ａを流す電流源である。いま、差動増
幅器４３の正入力端子にＶｉなる電圧が印加されている
とすると、差動増幅器の働きで負入力端子もＶｉなる電
圧が現われる。負入力端子はＮＯ５ＦＥＴ４１のソース
端に接続されているので、そのゲート電極ＶａにはＶｉ
よりも１００、 ｎＡ流すのに必要なゲート電圧Ｖ
ｇ（１００ｎ Ａ）を足した電圧が現われることになる
。すなわち、Ｖａ＝Ｖｉ＋Ｖｇ（ｌＯＯｎＡ）となる、
Ｖａは１０ｎＡの電流が流れているＮＯ５ＦＥＴ４２の
ゲート電極に接続されているのでＮＯ５ＦＥＴ４２のソ
ース電極の電位ＶｏはＶａよりも１０ｎＡ流すために必
要なゲート電圧Ｖｇ（１０ｎ Ａ）を引いた値となる。
したがって、
Ｖｏ＝Ｖａ−Ｖｇ（ｌ Ｏｎ Ａ）＝Ｖｉ＋Ｖｇ（１０
０ｎ Ａ）−Ｖｇ（１０ｎＡ）＝Ｖｉ＋ＡＶｇ となる。すなわち本回路の出力電圧は入力電圧Ｖｉより
もΔＶｇ大きい電圧が現われることになる。この電圧も
、第２図で示したごとく室温では９０ｍＶ、８０Ｃでは
１０６ｍＶと温度上昇により増加する電圧となる。
０ｎ Ａ）−Ｖｇ（１０ｎＡ）＝Ｖｉ＋ＡＶｇ となる。すなわち本回路の出力電圧は入力電圧Ｖｉより
もΔＶｇ大きい電圧が現われることになる。この電圧も
、第２図で示したごとく室温では９０ｍＶ、８０Ｃでは
１０６ｍＶと温度上昇により増加する電圧となる。
第４図の実施例ではＮＯ５ＦＥＴ４１と４２は同じゲー
ト長、ゲート幅、しきい値電圧を持つとしたが、このよ
うな条件の他に第３図の説明で述べたのと同等のデバイ
スパラメータの変更が考えられるのは言うまでもない。
ト長、ゲート幅、しきい値電圧を持つとしたが、このよ
うな条件の他に第３図の説明で述べたのと同等のデバイ
スパラメータの変更が考えられるのは言うまでもない。
第３図、第４図で示した電圧の取り出し方法は温度依存
性を持つ電圧であるが、しかしながら、この電圧は１０
０ ｍ Ｖ前後と小さすぎてこのままでは電源電圧降圧
回路の基準電圧として使えない。
性を持つ電圧であるが、しかしながら、この電圧は１０
０ ｍ Ｖ前後と小さすぎてこのままでは電源電圧降圧
回路の基準電圧として使えない。
したがって、次の図に示すように大きな電圧が取り出せ
るようにする。第５図は本発明の第２の実施例を示した
図で比較的大きくかつ正の温度依存性を持つ基準電圧を
発生する回路を示したものである。第５図においては、
第３図の実施例の電圧の取り出し方法を応用し、４ΔＶ
ｇなる電圧をｖｌには出力ることができる。すなわち、
１０ｉなる電流が流れる４つのダイオード接続されたＮ
Ｏ８ＦＥＴがあり、これが第３図（７）ＮＯ５ＦＥＴ
３１に相当する。また、ｉなる電流が流れる４つのＮＯ
８ＦＥＴがあり、これが第３図のＮ０５ＦＥ７３３に相
当する。したがって、取り出される電圧ｖ１がＮＯ５Ｆ
ＥＴ４個分の６７ｇすなわち、Ｖ１＝４ΔＶｇとなる。
るようにする。第５図は本発明の第２の実施例を示した
図で比較的大きくかつ正の温度依存性を持つ基準電圧を
発生する回路を示したものである。第５図においては、
第３図の実施例の電圧の取り出し方法を応用し、４ΔＶ
ｇなる電圧をｖｌには出力ることができる。すなわち、
１０ｉなる電流が流れる４つのダイオード接続されたＮ
Ｏ８ＦＥＴがあり、これが第３図（７）ＮＯ５ＦＥＴ
３１に相当する。また、ｉなる電流が流れる４つのＮＯ
８ＦＥＴがあり、これが第３図のＮ０５ＦＥ７３３に相
当する。したがって、取り出される電圧ｖ１がＮＯ５Ｆ
ＥＴ４個分の６７ｇすなわち、Ｖ１＝４ΔＶｇとなる。
一方、第５図のｖｌの電圧は第４図の実施例の電圧の取
り出し方法を応用し、ｖｌより４ΔＶｇ大きい電圧すな
わち、Ｖ２＝ｖ１＋４ΔＶｇなる電圧を取り出すことが
できる。
り出し方法を応用し、ｖｌより４ΔＶｇ大きい電圧すな
わち、Ｖ２＝ｖ１＋４ΔＶｇなる電圧を取り出すことが
できる。
これは、１０ｉなる電流が流れる４つのダイオード接続
されたＮＯ５ＦＥＴがあり、これが第４図のＮＯ５ＦＥ
Ｔ４１に相当する。また、ｉなる電流が流れる４つのＮ
Ｏ８ＦＥＴがあり、これが第４＠のＮＯ５ＦＥＴ４２に
相当するからである。
されたＮＯ５ＦＥＴがあり、これが第４図のＮＯ５ＦＥ
Ｔ４１に相当する。また、ｉなる電流が流れる４つのＮ
Ｏ８ＦＥＴがあり、これが第４＠のＮＯ５ＦＥＴ４２に
相当するからである。
このようにして、徐々に電圧を加算することによって、
最終的にはｖｌには３２ΔＶｇなる電圧を得ることがで
きる。室温におけるΔＶｇを９０ｍＶとすると、約２．
５ｖと比較的大きな基準電圧を得ることになる。この出
力電圧もいうまでもなく温度上昇により大きくなる性質
をもつ。
最終的にはｖｌには３２ΔＶｇなる電圧を得ることがで
きる。室温におけるΔＶｇを９０ｍＶとすると、約２．
５ｖと比較的大きな基準電圧を得ることになる。この出
力電圧もいうまでもなく温度上昇により大きくなる性質
をもつ。
第６図は本発明の第３の実施例の回路図を示したもので
、基準電圧としてＮＯ８ＦＥＴのしきい値電圧を取り出
す回路を示したものである。第６図で６１はダイオード
接続されたｎＮＯ８ＦＥＴ。
、基準電圧としてＮＯ８ＦＥＴのしきい値電圧を取り出
す回路を示したものである。第６図で６１はダイオード
接続されたｎＮＯ８ＦＥＴ。
６２はダイオード接続さｈたｐＭＯ５ＦＥＴ。
６３は差動増幅器、６４は１０ｎＡの電流を与える電流
源である。また、６５は入力端子、６６は中間接点、６
７は出力端子である。ここで、しきい値電圧とはＭＯＳ
ＦＥＴに１０ｎＡの電流を流すのに必要なゲート電圧と
定義する。第６図において入力端子６５にはＶｉなる電
位が入力されているとする。すると、差動増幅器６３の
働きで中間接点６６の電圧はＶｉと同電位になる。ダイ
オード接続されたＭＯＳＦＥＴ６１．６２には電流源６
４の働きで１０ｎＡの電流が流れるので、出力電圧端子
６７には、端子６６よりもｎ ＭＯＳＦＥＴとｐＭＯｓ
ＦＥＴのしきい値電圧だけ高い電圧すなわち、Ｖｉ＋Ｖ
ｔｈ（ｎ）＋Ｖｔｈ（Ｐ）なる電圧が現れることになる
。このように、第６図の回路によって、しきい値電圧を
取り出すことが可能である。
源である。また、６５は入力端子、６６は中間接点、６
７は出力端子である。ここで、しきい値電圧とはＭＯＳ
ＦＥＴに１０ｎＡの電流を流すのに必要なゲート電圧と
定義する。第６図において入力端子６５にはＶｉなる電
位が入力されているとする。すると、差動増幅器６３の
働きで中間接点６６の電圧はＶｉと同電位になる。ダイ
オード接続されたＭＯＳＦＥＴ６１．６２には電流源６
４の働きで１０ｎＡの電流が流れるので、出力電圧端子
６７には、端子６６よりもｎ ＭＯＳＦＥＴとｐＭＯｓ
ＦＥＴのしきい値電圧だけ高い電圧すなわち、Ｖｉ＋Ｖ
ｔｈ（ｎ）＋Ｖｔｈ（Ｐ）なる電圧が現れることになる
。このように、第６図の回路によって、しきい値電圧を
取り出すことが可能である。
このようにしきい値電圧を取りだした場合の効果につい
て次の図で説明する。
て次の図で説明する。
第７図は、ＭＯＳＦＥＴのゲート長としきい値電圧の関
係を示したものである。第７図に示すように、ＭＯＳＦ
ＥＴのしきい値電圧はゲート長が長くなるに従って大き
くなる。半導体集積回路の動作速度は、一般に最小ゲー
ト長のＭＯＳＦＥＴの電流駆動能力で決定される。した
がってゲート長が半導体製造プロセスの問題で大きくな
った場合、遅延時間の増加を招くことになる。しかし同
時にしきい値電圧も大きくなるので、これに応じて第６
図で示した如く基準電圧を上昇させれば。
係を示したものである。第７図に示すように、ＭＯＳＦ
ＥＴのしきい値電圧はゲート長が長くなるに従って大き
くなる。半導体集積回路の動作速度は、一般に最小ゲー
ト長のＭＯＳＦＥＴの電流駆動能力で決定される。した
がってゲート長が半導体製造プロセスの問題で大きくな
った場合、遅延時間の増加を招くことになる。しかし同
時にしきい値電圧も大きくなるので、これに応じて第６
図で示した如く基準電圧を上昇させれば。
遅延時間の増加を最小限に抑えることが可能になる。す
なわち、半導体基体内の最小ゲート長の設計値がＬ２
とすると、その時のしきい値電圧はｖ２ となる。製造
プロセスによりゲート長が長くなりり、になったとする
と、その時のしきい値電圧はｖ２ より大きいいＶ、と
なる、したがって、これを基準電圧として用いることに
より、遅延時間の増加を最小限に抑えることができる。
なわち、半導体基体内の最小ゲート長の設計値がＬ２
とすると、その時のしきい値電圧はｖ２ となる。製造
プロセスによりゲート長が長くなりり、になったとする
と、その時のしきい値電圧はｖ２ より大きいいＶ、と
なる、したがって、これを基準電圧として用いることに
より、遅延時間の増加を最小限に抑えることができる。
逆にゲート長が短くなりＬｌ になるとすると、その時
のしきい値電圧はｖ２ より小さい値であるｖｌになる
。この時は、ゲート長が短くなっているので遅延時間は
設計値より短くなっている。したがって、しきい値電圧
が小さくなり降圧された電源電圧が下がっても問題はな
い。
のしきい値電圧はｖ２ より小さい値であるｖｌになる
。この時は、ゲート長が短くなっているので遅延時間は
設計値より短くなっている。したがって、しきい値電圧
が小さくなり降圧された電源電圧が下がっても問題はな
い。
第８図は本発明の第４の実施例の回路図である。
第８図で８１は温度依存性のある基準電圧発生回路、８
２はＭＯＳＦＥＴのしきい値電圧に依存する基準電圧発
生回路８３は電流源回路、８４は半導体回路が動作して
いるときに半導体回路に降圧した電圧を供給する差動増
幅器、８５は半導体回路が待機状態のときに半導体回路
に降圧した電圧を供給する差動増幅器、８６は温度依存
性のある基準電圧が発生するノード、８７は温度依存性
としきい値電圧依存性のある基準電圧が発生するノード
、８８は半導体回路である０本図の実施例では、ノード
８６に温度依存性のある基準電圧を発生する。さらに、
この電圧をしきい値電圧依存性のある基準電圧発生回路
に入力する。このことによって、基準電圧が出力される
ノード８７には温度依存性としきい値電圧依存性共に存
在する電圧を発生することが可能になる。さらにこの電
圧を８４．８５なる差動増幅器によりインピーダンス変
換を行うことにより、半導体回路に温度依存性があり、
かつしきい値電圧依存性がある電源電圧を供給すること
ができる。
２はＭＯＳＦＥＴのしきい値電圧に依存する基準電圧発
生回路８３は電流源回路、８４は半導体回路が動作して
いるときに半導体回路に降圧した電圧を供給する差動増
幅器、８５は半導体回路が待機状態のときに半導体回路
に降圧した電圧を供給する差動増幅器、８６は温度依存
性のある基準電圧が発生するノード、８７は温度依存性
としきい値電圧依存性のある基準電圧が発生するノード
、８８は半導体回路である０本図の実施例では、ノード
８６に温度依存性のある基準電圧を発生する。さらに、
この電圧をしきい値電圧依存性のある基準電圧発生回路
に入力する。このことによって、基準電圧が出力される
ノード８７には温度依存性としきい値電圧依存性共に存
在する電圧を発生することが可能になる。さらにこの電
圧を８４．８５なる差動増幅器によりインピーダンス変
換を行うことにより、半導体回路に温度依存性があり、
かつしきい値電圧依存性がある電源電圧を供給すること
ができる。
第９図は第８図の害施例の回路図に対するシミュレーシ
ョン波形である。第９図（ａ）はＭＯＳＦＥＴのしきい
値電圧は一定で温度を変化させた場合を示したもので、
温度が０℃、３５℃、７０℃と上昇するにしたがって８
６および８７のノード電圧が大きくなっていくことがわ
かる。また、第９図（ｂ）をｎ Ｍ ＯＳ Ｆ Ｅ Ｔ
のしきい値電圧Ｖｔｏ（ｎ）が変わった場合を示したも
ので、温度が変わらないので８６のノード電圧は一定で
あるが、この電圧にしきい値電圧を足した電圧である８
７は、しきい値電圧が上昇するにしたがってその出力電
圧も上昇する。従って、本実施例においても温度上昇ま
たはしきい値電圧の上昇によって集積回路の動作速度が
遅くなるところを内部の電源電圧を上昇させることによ
ってその遅延を最小限に抑える効果がある。
ョン波形である。第９図（ａ）はＭＯＳＦＥＴのしきい
値電圧は一定で温度を変化させた場合を示したもので、
温度が０℃、３５℃、７０℃と上昇するにしたがって８
６および８７のノード電圧が大きくなっていくことがわ
かる。また、第９図（ｂ）をｎ Ｍ ＯＳ Ｆ Ｅ Ｔ
のしきい値電圧Ｖｔｏ（ｎ）が変わった場合を示したも
ので、温度が変わらないので８６のノード電圧は一定で
あるが、この電圧にしきい値電圧を足した電圧である８
７は、しきい値電圧が上昇するにしたがってその出力電
圧も上昇する。従って、本実施例においても温度上昇ま
たはしきい値電圧の上昇によって集積回路の動作速度が
遅くなるところを内部の電源電圧を上昇させることによ
ってその遅延を最小限に抑える効果がある。
第１０図は本発明の第５の実施例の回路図である。本実
施例において１０２はしきい値電圧Ｖ’ｔｈｎを持つｎ
Ｍ ＯＳ Ｆ Ｅ Ｔ、１０１はしきい値電圧Ｖ’ｔ
ｈｐを持つｐＭＯ５ＦＥＴ、１０３は差動増幅器１０４
，１０５はしきい値電圧ｖ ｔｈｐを持つｐＭ、０８Ｆ
ＥＴ、１０６，１０７，１０８は定電流源である。第６
図の実施例がｎ Ｍ ＯＳ Ｆ Ｅ ＴとｐＭＯ３ＦＥ
Ｔのしきい値電圧の和を出力していたのに対し、本実施
例はしきい値電圧の小さい方を出力する回路である。入
力電圧をＶｉｎとすると、中間節点Ｖａは定電流ｇ１０
６の働きでＶｉｎ＋ ｖ’ ｔｈｐになる。また、中間
節点ｖｂの電圧は定電流源１０７と差動増幅器１０３の
働きでＶｉｎ＋Ｖ’ｔｈｎになる。これらの電圧がＭＯ
Ｓ Ｆ Ｅ Ｔ１０４と１０５にそれぞれ入力される。
施例において１０２はしきい値電圧Ｖ’ｔｈｎを持つｎ
Ｍ ＯＳ Ｆ Ｅ Ｔ、１０１はしきい値電圧Ｖ’ｔ
ｈｐを持つｐＭＯ５ＦＥＴ、１０３は差動増幅器１０４
，１０５はしきい値電圧ｖ ｔｈｐを持つｐＭ、０８Ｆ
ＥＴ、１０６，１０７，１０８は定電流源である。第６
図の実施例がｎ Ｍ ＯＳ Ｆ Ｅ ＴとｐＭＯ３ＦＥ
Ｔのしきい値電圧の和を出力していたのに対し、本実施
例はしきい値電圧の小さい方を出力する回路である。入
力電圧をＶｉｎとすると、中間節点Ｖａは定電流ｇ１０
６の働きでＶｉｎ＋ ｖ’ ｔｈｐになる。また、中間
節点ｖｂの電圧は定電流源１０７と差動増幅器１０３の
働きでＶｉｎ＋Ｖ’ｔｈｎになる。これらの電圧がＭＯ
Ｓ Ｆ Ｅ Ｔ１０４と１０５にそれぞれ入力される。
この時、出力電圧ＶｏはＶａとｖｂよりそれぞれｖ ｔ
ｈｐ高い電圧になろうとするが、より電圧の低い方に律
速される。したがって、出力電圧ｖＯはＶｉｎ＋Ｖｔｈ
ｐ＋（Ｖ’ｔｈｎとＶ’ｔｈｐの小さい方の電圧）が出
力されることになる。本実施例においてはｐＭＯ５ＦＥ
Ｔとｎ Ｍ ＯＳ Ｆ Ｅ Ｔのしきい値の小さい方の
電圧を出力する。したがって、この電圧を基準電圧とし
て用いれば、いずれかの種類のＭＯＳＦＥＴのみのしき
い値が低下した場合にもそれに対応して基準電圧を７４
％さくすることが可能になる。
ｈｐ高い電圧になろうとするが、より電圧の低い方に律
速される。したがって、出力電圧ｖＯはＶｉｎ＋Ｖｔｈ
ｐ＋（Ｖ’ｔｈｎとＶ’ｔｈｐの小さい方の電圧）が出
力されることになる。本実施例においてはｐＭＯ５ＦＥ
Ｔとｎ Ｍ ＯＳ Ｆ Ｅ Ｔのしきい値の小さい方の
電圧を出力する。したがって、この電圧を基準電圧とし
て用いれば、いずれかの種類のＭＯＳＦＥＴのみのしき
い値が低下した場合にもそれに対応して基準電圧を７４
％さくすることが可能になる。
第１１図は本発明の第６の実施例のブロック図である。
本図において、１１１は内部回路、１１２は温度しきい
値電圧依存性降圧回路、１１３は信号入力回路、１１４
は定電圧降圧回路、１１５は出力回路、１１６は信号入
力回路、１１７は信号出力回路である。本実施例は１本
発明の第５の実施例までに述べてきた温度しきい値電圧
依存性降圧回路を半導体回路上で理想的に使用する方法
について示したものである。すなわち、内部回路はすで
に述べてきたように温度しきい値電圧依存性降圧回路で
発生する電圧を電源電圧として使用することにより、温
度や製造工程の揺らぎによる動作速度の低下を最小限に
抑えることができる。−方、入力回路は、ＴＴＬ規格等
、入力される信号の電圧が温度等に依存しない電圧を入
力しなければならないので温度しきい値電圧依存性降圧
回路を使用することは問題がある。したがって、入力回
路には温度やＭＯＳＦＥＴのしきい値電圧に依存しない
定電圧の降圧回路を使用する。また、出力回路には比較
的大きな電圧を出力しなければならない、これに対して
は、降圧回路は使用せず、電源電圧Ｖｃｃを直接用いる
ことにより大きな電圧を出力することができる。このよ
うに、本実施例においては温度しきい値依存性降圧回路
を内部回路のみに使用することにより、入畠力回路の機
能を損うことなく信号遅延時間の増加を最小限におさえ
た半導体集積回路の実現が可能になる。
値電圧依存性降圧回路、１１３は信号入力回路、１１４
は定電圧降圧回路、１１５は出力回路、１１６は信号入
力回路、１１７は信号出力回路である。本実施例は１本
発明の第５の実施例までに述べてきた温度しきい値電圧
依存性降圧回路を半導体回路上で理想的に使用する方法
について示したものである。すなわち、内部回路はすで
に述べてきたように温度しきい値電圧依存性降圧回路で
発生する電圧を電源電圧として使用することにより、温
度や製造工程の揺らぎによる動作速度の低下を最小限に
抑えることができる。−方、入力回路は、ＴＴＬ規格等
、入力される信号の電圧が温度等に依存しない電圧を入
力しなければならないので温度しきい値電圧依存性降圧
回路を使用することは問題がある。したがって、入力回
路には温度やＭＯＳＦＥＴのしきい値電圧に依存しない
定電圧の降圧回路を使用する。また、出力回路には比較
的大きな電圧を出力しなければならない、これに対して
は、降圧回路は使用せず、電源電圧Ｖｃｃを直接用いる
ことにより大きな電圧を出力することができる。このよ
うに、本実施例においては温度しきい値依存性降圧回路
を内部回路のみに使用することにより、入畠力回路の機
能を損うことなく信号遅延時間の増加を最小限におさえ
た半導体集積回路の実現が可能になる。
以上、本発明の明細について述べてきたが、本発明は実
施例で示してきた半導体回路として、大容量メモリ、ゲ
ートアレー、ＡＳＩＣ等あらゆるＭＯＳＦＥＴを用いた
集積回路に適用可能である。
施例で示してきた半導体回路として、大容量メモリ、ゲ
ートアレー、ＡＳＩＣ等あらゆるＭＯＳＦＥＴを用いた
集積回路に適用可能である。
以上述べてきた如く１本発明においては集積回路が温度
上昇又はプロセスばらつき等により、その動作速度が遅
れてしまうのを内部の電源電圧を上昇させることにより
、その遅延を最小限に抑える効果がある。
上昇又はプロセスばらつき等により、その動作速度が遅
れてしまうのを内部の電源電圧を上昇させることにより
、その遅延を最小限に抑える効果がある。
第１図は本発明の第１の実施例の電源電圧降圧回路のブ
ロック図と基準電圧発生回路の特性と半導体回路の遅延
時間と基準電圧との関係を概念的に示した図、第２図は
ＭＯＳＦＥＴのドレイン電流のゲート電圧に対する依存
性を温度のパラメータとして取った図、第３図は第２図
で示したドレイン電流の傾きを取りだすための回路を示
した図、第４図はドレイン電流の傾きを取りだすための
別の回路を示した図、第５図は本発明の第２の実施例の
回路図、第６図は本発明の第３の実施例の回路図、第７
図はＭＯＳＦＥＴのゲート長としきい値電圧の関係を示
した図、第８図は本発明の第４の実施例の回路図、第９
図は第８図の実施例に対するシミュレーション波形を示
す図である。第１０図は本発明の第５の実施例の回路図
、第１１図は本発明の第６の実施例のブロック図である
。 ’ｆ、＋ 図 丁（温度） ■片ｎ Ｖ？ｔｆ 第２図 第３ 図 ａＩｌシ・Ｖグ（乃１４）−向（ｌθ７り箔４回 Ｖ区 ￥Ｉ５圀 第２図 ’ｆ）１図 いいイ１覧１ε ケ゛−）長 第９図 （０，） ４）ニ二片、情屹圧（Ｖ） （ｂ） 奄漣電圧（ｎ ４１１ 回
ロック図と基準電圧発生回路の特性と半導体回路の遅延
時間と基準電圧との関係を概念的に示した図、第２図は
ＭＯＳＦＥＴのドレイン電流のゲート電圧に対する依存
性を温度のパラメータとして取った図、第３図は第２図
で示したドレイン電流の傾きを取りだすための回路を示
した図、第４図はドレイン電流の傾きを取りだすための
別の回路を示した図、第５図は本発明の第２の実施例の
回路図、第６図は本発明の第３の実施例の回路図、第７
図はＭＯＳＦＥＴのゲート長としきい値電圧の関係を示
した図、第８図は本発明の第４の実施例の回路図、第９
図は第８図の実施例に対するシミュレーション波形を示
す図である。第１０図は本発明の第５の実施例の回路図
、第１１図は本発明の第６の実施例のブロック図である
。 ’ｆ、＋ 図 丁（温度） ■片ｎ Ｖ？ｔｆ 第２図 第３ 図 ａＩｌシ・Ｖグ（乃１４）−向（ｌθ７り箔４回 Ｖ区 ￥Ｉ５圀 第２図 ’ｆ）１図 いいイ１覧１ε ケ゛−）長 第９図 （０，） ４）ニ二片、情屹圧（Ｖ） （ｂ） 奄漣電圧（ｎ ４１１ 回
Claims (1)
- 【特許請求の範囲】 １、半導体基板上に形成され、半導体基板上にある回路
に外部から供給される電源電圧を降圧した内部電源電圧
を供給する電源電圧降圧回路であって、上記電源電圧降
圧回路の出力電圧の基準となる基準電圧が温度上昇によ
り上昇することを特徴とする電源電圧降圧回路。 ２、上記特許請求の範囲第１項の基準電圧発生回路を含
む電源電圧降圧回路であって、ゲート長Ｌ＿１、ゲート
幅Ｗ＿１を持つ第１のＭＯＳＦＥＴに第１の電流Ｉ＿１
を流し、ゲート長Ｌ＿２、ゲート幅Ｗ＿２を持つ第２の
ＭＯＳＦＥＴに第２の電流Ｉ＿２を流し、Ｉ＿１Ｌ＿１
／Ｗ＿１＞Ｉ＿２Ｌ＿２／Ｗ＿２を満足する条件におい
て上記第１のＭＯＳＦＥＴと第２のＭＯＳＦＥＴに発生
する電圧の差を基準電圧または基準電圧の部分とするこ
とを特徴とする電源電圧降圧回路。 ３、半導体基板上に形成され、半導体基板上にある回路
に外部から供給される電源電圧を降圧した内部電源電圧
を供給する電源電圧降圧回路であって、上記電源電圧降
圧回路の出力電圧の基準となる基準電圧が上記半導体基
板上に形成されたＭＯＳＦＥＴの中で実質的に最小のゲ
ート長を持つ第３のＭＯＳＦＥＴのしきい値電圧または
その定数倍の電圧であることを特徴とする電源電圧降圧
回路。 ４、上記特許請求の範囲第３項の基準電圧発生回路を含
む電源電圧降圧回路であって、上記第３のＭＯＳＦＥＴ
に第３の電流を流すことによって上記第３のＭＯＳＦＥ
Ｔのしきい値電圧を発生し、上記しきい値電圧を上記基
準電圧とすることを特徴とする電源電圧降圧回路。 ５、上記特許請求の範囲第１項の基準電圧と上記特許請
求の範囲第３項の基準電圧を重畳して基準電圧を発生し
、上記基準電圧を基準として内部降圧電圧を発生するこ
とを特徴とする電源電圧降圧回路。 ６、半導体基板上に形成され、半導体基板上にある回路
に外部から供給される電源電圧を降圧した内部電源電圧
を供給する第１の電源電圧降圧回路を具備し、上記第１
の電源電圧降圧回路の出力電圧の基準となる基準電圧が
、温度上昇により上昇する第１の基準電圧、または、上
記半導体基体上に形成されたＭＯＳＦＥＴの中で実質的
に最小のゲート長を持つＭＯＳＦＥＴのしきい値電圧ま
たはその定数倍の第２の基準電圧、または、上記第１の
基準電圧と上記第２の基準電圧の和であるところの第３
の基準電圧であることを特徴とする半導体集積回路であ
って、上記第１の電源電圧降圧回路から発生する電圧を
、すくなくとも外部からの信号を入力する回路と出力回
路を除く回路に供給されてなることを特徴とする半導体
集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2287011A JPH04162113A (ja) | 1990-10-26 | 1990-10-26 | 電源電圧降圧回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2287011A JPH04162113A (ja) | 1990-10-26 | 1990-10-26 | 電源電圧降圧回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04162113A true JPH04162113A (ja) | 1992-06-05 |
Family
ID=17711875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2287011A Pending JPH04162113A (ja) | 1990-10-26 | 1990-10-26 | 電源電圧降圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04162113A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007087091A (ja) * | 2005-09-21 | 2007-04-05 | Fuji Electric Device Technology Co Ltd | 過電流検出回路及び基準電圧生成回路 |
| US7456681B2 (en) | 2005-02-28 | 2008-11-25 | Elpida Memory, Inc. | Power supply voltage step-down circuit, delay circuit, and semiconductor device having the delay circuit |
-
1990
- 1990-10-26 JP JP2287011A patent/JPH04162113A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7456681B2 (en) | 2005-02-28 | 2008-11-25 | Elpida Memory, Inc. | Power supply voltage step-down circuit, delay circuit, and semiconductor device having the delay circuit |
| JP2007087091A (ja) * | 2005-09-21 | 2007-04-05 | Fuji Electric Device Technology Co Ltd | 過電流検出回路及び基準電圧生成回路 |
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