JPH04162286A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、高速のシリアルアクセス機能を有するダイナ
ミックＲＡＭ等の半導体記憶装置に関する。

（従来の技術） 画像信号のデジタル処理技術の進展、さらに、マイクロ
プロセッサの高速化に伴い、メモリへの高速アクセス機
能の要求が高まってきている。

ダイナミックＲＡＭ　（以下、ＤＲＡＭ）においては従
来から、高速アクセス機能を有するものとして、ページ
瞭モードなどが知られている。これらに加え最近は、連
続したアドレスの情報を高速に入出力するシリアルアク
セス機能を搭載したＤＲＡＭの開発が進められている。

これは、メモリセルアレイと外部入出力バッファの間に
信号の並直列変換を行うシフトレジスタを設け、シリア
ルデータの入出力をごく短いサイクルで可能としたもの
である。しかしながら、この方式では大規模なデータレ
ジスタ及び多数のデータバスが必要であり、チップ面積
が増大するという問題があった。

そのような大規模なレジスタを用いずシリアルアクセス
機能を実現する手法として、列アドレスバッファ内にア
ドレスカウンタを内蔵しそれを外部クロック、例えばカ
ラム・アドレス・ストローブ（ＣＡＳ）でインクリメン
トする方式が提案されている。この方式では、ＣＡＳ信
号のトグルだけで内部の列アドレスを順次進めて、デー
タの入出力を行う。従って、外部からいちいちアドレス
入力を行うことなくシリアルアクセスが可能となる。こ
の方式は、従来の標準ＤＲＡＭにアドレスカウンタを付
加するだけで、他の制御回路等はほとんど変更すること
なく簡単に実現できる為、チップ面積の増大も無視でき
る程小さく抑えられる。

しかしながら、この方式では、アドレスカウンタのイン
クリメント、行アドレス選択線の切換え、ビット線デー
タの転送・出力という一連の動作をＣＡＳのトグルに同
期して毎回順次行っているため、その動作サイクルの向
上及びシリアルアクセスタイムを小さくすることが困難
であるという問題があった。

（発明が解決しようとする課題） 以上のように従来のＤＲＡＭでは、大規模な直並列変換
用のレジスタを用いない限り、高速シリアルアクセス機
能を実現することはできなかった。

本発明は、上記の点に鑑み、大規模なレジスタ等を用い
ずに高速シリアルアクセスを実現できる半導体記憶装置
を提供することを目的とする。

［発明の構成］ （課題を解決するための手段） 本発明にかかる半導体記憶装置は、メモリセルアレイの
連続する２列を同時に選択する列選択線と、ある列アド
レスで直接選ばれる列選択線に加えそのアドレスよりひ
とつ上位のアドレスで選ばれる列選択線をも選択状態に
する機能を有する列デコーダを備える。これに対応して
、選択された２本の列選択線で選ばれる４本のビット線
をそれぞれ接続する４本のデータ入出力線が配設される
。これらデータ入出力線には、偶数番目の２本のデータ
入出力線から一方を選択しそのデータを転送して第１の
データラッチ回路にラッチする第１のデータ転送系と、
奇数番目の２本のデータ入出力線から一方を選択しその
データを転送して第２のデータラッチ回路にラッチする
第２のデータ転送系とが設けられる。各データ入出力線
には選択的にデータの書込みを行う書込み回路が設けら
れる。また、列アドレスをカウントアツプするアドレス
カウンタと、データ入出力線を順番に選択制御するシフ
トレジスタとが設けられる。そして連続する列を順次選
択するシリアルアクセスモードにおいて、ある列のデー
タを入出力する場合、その列が含まれる列選択線は、そ
の列の選択サイクルに対し遅くとも３サイクル前から立
上げが開始され、その列の読み出しもしくは書込み動作
が完了するまでは選択状態が保持されるように列デコー
ダにより制御される。また、その列のデータ入出力線に
読み出されたデータはその列の選択サイクルに対し２サ
イクル前から転送が開始され、連続する２列のデータは
第１及び第２のデータ転送系により交互に読み出される
。書込み動作は、その列の選択サイクルに開始される。

（作用） 本発明の半導体記憶装置では、２列のビット線データを
同時に選択する列選択線が、列デコーダによって本来の
選択サイクルに先行して立ち上げられ、連続する二つの
列選択線が時間的に一部重なって選択状態になる。これ
に対応してデータ入出力線は４本設けられて、例えばシ
リアル・アクセスの読み出しモードでは２本の列選択線
で選択された４列のビット線データがこの４本のデータ
入出力線に分配され、さらにそれらのデータは２系統の
データ転送系によって交互に間断なく読み出される。す
なわち本発明によれば、大規模なデータレジスタを用い
ることなく、１本のワード線で選択される全メモリセル
に対し、任意のポイントをスタートアドレスとして列方
向に連続的に、高速にシリアルアクセスができ、リード
、ライト。

リードモディファイライト動作を行うことが可能となる
。

（実施例） 以下、本発明の詳細な説明する。

第１図は、本発明をＤＲＡＭに適用した一実施例の概略
構成図である。メモリセルアレイ１は、従来のＤＲＡＭ
と同様、メモリセルＭＣがマトリクス状に配置され、そ
の行方向がワード線ＷＬ（ＷＬＯ、ＷＬＩ　、・・・）
により、また列方向がビット線ＢＬ　（ＢＬＯ、ＢＬＩ
　、・・・）により選択される。ワード線ＷＬは選択さ
れた行のメモリセルを駆動してそのデータをそれぞれビ
ット線ＢＬに読出す働きをする。各ビット線ＢＬにはビ
ット線センスアンプ２が接続され、メモリセルＭＣとビ
ット線センスアンプ２の間でビット線ＢＬを介してデー
タの授受が行われる。メモリセルアレイ１の２列ごと、
すなわち２本のビット線ごとに一本ずつの複数の列選択
線Ｃ３Ｌ　（Ｃ８ＬＯ。

Ｃ５ＬＩ、・・・）が配設され、各センスアンプ２はこ
の列選択線Ｃ５Ｌにより駆動される転送ゲート３を介し
て４本のデータ入出力線ＤＱ　（ＤＱＯ〜ＤＱ３）に選
択的に接続される。データ入出力線ＤＱは通常リセット
回路８により所定の電位に保持されている。

ここで列アドレス信号に応じて立上げられる列選択線の
うち連続する２本の列選択線により選択される連続する
４列のビット線は、それぞれ異なるデータ入出力線に接
続される。すなわち列選択線Ｃ３ＬＯで選ばれる２本の
ビット線ＢＬＯ。

ＢＬＩは、それぞれデータ入出力線ＤＱＯ。

ＤＱＩに、次の列選択線Ｃ３ＬＩで選択されるビット１
ＢＬ２．ＢＬ３はそれぞれ、データ入出力線ＤＱ２．Ｄ
Ｑ３に接続される。以下同様の繰り返しである。列選択
線Ｃ５Ｌを選択駆動するのが列デコーダ４であり、ワー
ド線ＷＬを選択駆動するのが行デコーダ５である。

列デコーダ４は、後に詳述するするように、ｎ番目の列
選択線Ｃ５Ｌｎを選択する列アドレスの入力に対し、そ
の列選択線Ｃ３Ｌｎとｎ＋１番目の列選択線ＣＳ　Ｌ　
ｎ＋１を同時に立上げる機能をもつ。従って１つの列ア
ドレス入力に対し、連続する４列分のビット１ｌＢＬが
それぞれ４本のデータ入出力線ＤＱに接続される。４本
のデータ入出力線ＤＱのうち偶数番目のビット線が接続
される２本ＤＱＯ，ＤＱ２は選択ゲート９のトランジス
タＱＩＯ，Ｑ１３を介して第１のデータ転送系（Ａ系）
ｌＩＡに、また残りの２本ＤＱ１．ＤＱ３は選択ゲート
９のトランジスタＱｌｌ、　　Ｑ１２を介して第２のデ
ータ転送系（Ｂ系）１１Ｂに接続される。この選択ゲー
ト９は、制御回路１０によって、第１のデータ転送系１
１Ａ側の一つのトランジスタと第２のデータ転送系１１
８側の一つのトランジスタが同時に導通状態になるよう
に制御される。すなわちトランジスタＱＩＯとＱｌｌが
同時に導通し、トランジスタＱｌｌとＱ１２が同時に導
通し、トランジスタＱ１２とＱ１３が同時に導通し、ト
ランジスタＱＩ３とＱＩＯが同時に導通ずる、という制
御がなされる。第１のデータ転送系１１Ａは、入出力セ
ンスアンプ１２＾とこれに出力データ線ＲＤＡを介して
接続された第１のデータラッチ回路１３Ａにより構成さ
れる。第２のデータ転送系１１Ｂも同様に、入出力セン
スアンプ１２Ｂとこれに出力データ線ＲＤＢを介して接
続された第２のデータラッチ回路１３Ｂにより構成され
る。第１．第２のデータラッチ回路１３Ａ、１３Ｂ内の
データは、出力バッファ１４を介して一つの出力ピンか
ら交互にチップ外に出力されるようになっている。図で
は４本の入出力データ線ＤＱＯ〜ＤＱ３に対して夫々１
個の入力データラッチを設けているが、ＤＱＯとＤＱ２
　、ＤＱＩとＤＱ３に夫々共有の入力データラッチを設
ける構成でもよい。

入出力データ線ＤＱには以上のデータ読出し系と別に書
込み回路系が接続されている。すなわち入力データは、
入力バッファ１７によりチップ内に取り込まれ、入力デ
ータラッチ回路１６に順番にラッチされる。この入力デ
ータラッチ回路１６の書込みデータは、転送ゲート１５
を介して入出力線ＤＱに転送されるようになっている。

周辺回路部には、外部アドレスを取り込む行アドレスバ
ツフア２３１列アドレスバッファ２４、これらのアドレ
スバッファ２３．２４を駆動するクロック・ジェネレー
タ２１．２２が設けられている。また、シリアルアクセ
スを行うために、列方向のシリアル・アドレスを発生さ
せる列アドレスカウンタ２５が設けられている。列アド
レスカウンタ２５は、ＣＡＳの２回のトグルに対し１つ
インクリメントされて列アドレスを発生するようになっ
ている。書込みサイクルにおいては、その書込み動作が
完了するまで列選択線ＣＳＬの選択状態を保持するよう
に、カウンタ制御回路２６により列アドレスカウンタ２
５のインクリメントを待たせる制御が行われる。またデ
ータ入出力線ＤＱの転送ゲート９を制御する制御回路１
０に入る４本のデータ選択線ＤＳＬ　（ＤＳＬＯ〜ＤＳ
Ｌ３）を駆動するため、ＣＡＳの立上がりで遷移する４
ビツトのシフトレジスタ２７が設けられている。このシ
フトレジスタ２７は列アドレスの下位２ビツトをデコー
ドし、４つのデータ選択線ＤＳＬの中から順番に１つず
つを選択状態にするものである。またアドレス遷移検知
回路２８が設けられ、このアドレス遷移検知回路２８の
出力とシフトレジスタ２７の出力の論理によりデータ書
込みおよび読出し時の４本の入出力線ＤＱ上でのデータ
転送を制御する制御回路２９Ａ、２９ａが設けられてい
る。

このように構成されたＤＲＡＭのシリアルアクセスモー
ドにおける動作を次に説明する。

第２図は本実施例のシリアルアクセスモードにおける内
部動作波形を示す図である。図では、シリアルリード、
シリアルライト、リードモディファイライトの各動作を
１つのＲＡＳアクティブサイクルに混在させた場合を示
している。ＣＡＳのトグルによる選択サイクルに付した
番号０，１゜・・・は、ビット線ＢＬＯ，ＢＬＩ、・・
・の選択サイクルに対応する。

まず外部から取り込まれた行アドレス・ストローブ（Ｒ
ＡＳ）の降下エツジで行アドレスが取込まれ、これによ
り選択される１本のワード線ＷＬが立上がる。この１行
分のメモリセル情報はビット線ＢＬに読み出され、その
データはビット線センスアンプ２により増幅されてラッ
チされる。

行アドレスの取り込みが終了すると列アドレスが取り込
まれるが、その前に行アドレスと同じ列アドレスの列選
択線Ｃ５ＬＲとその次の列選択線Ｃ３ＬＲ，１が同時に
立上げられ、列選択線Ｃ３ＬＲで選択される２ビツトの
ビット線データがデータ入出力ＤＱを介し、第１．第２
のデータ転送系１１Ａ、ｌｌＢを介して出力データラッ
チ回路１３まで転送される。ここまでは、その後のＣＡ
Ｓのトグルによって列選択線Ｃ８Ｌを順次選択駆動する
ための前段階である。

アドレスピンの入力が行アドレスから列アドレスに切換
ると、そのアドレスにより選択される２本の列選択線が
同時に立上がる。第２図の場合、列選択線Ｃ３ＬＯとそ
の次の列選択線Ｃ３ＬＩとが同時に立上がる。このとき
先に選択された列選択線Ｃ３ＬＲとＣ３Ｌ１１＋１は立
下げられる。アドレス遷移検知回路２８はこのアドレス
遷移を検知して、制御回路２９Ａ、２９Ｂはデータ転送
パルスＡＴＤＡ、ＡＴＤＢを発生する。これをトリガと
して、列選択線Ｃ５ＬＯで選択された２本のビット線情
報は、入出力線ＤＱＯ，ＤＱＩからそれぞれ第１．第２
のデータ転送系１１Ａ、ＩＩＢにより出力データラッチ
回路１３Ａ、１３ａに同時に転送される（第２図の４０
−２．４１−２．４４−２゜４５−２）。この時シフト
レジスタ２７の出力はデータ選択線ＤＳＬＯの選択状態
になっており、制御回路１０により選択ゲート９内のト
ランジスタＱＩＯ，Ｑｌｌがオンであり、またデータ転
送パルスＡＴＤは列選択線Ｃ５Ｌの切換が完了するまで
その“Ｈ′状態を保持する。

ただしこの動作は、入力したカラムアドレスが、Ｃ３Ｌ
Ｏで選択される２ビツトのうちアドレス的に下位（すな
わちＡ系）を選択する場合のものである。逆に、そのカ
ラムアドレスが列選択線Ｃ３ＬＯの上位ビット（Ｂ系）
を選択する場合、上記データ転送は、列選択線Ｃ３ＬＯ
で選ばれる２ビツトのうちの上位ビット側と、次の列選
択線Ｃ５ＬＩで選ばれる２ビツトのうちの下位ビット側
の２ビツトを同時に出力データラッチに転送することに
なる。また、第２図では、ワード線ＷＬの立上がりに対
し、アドレスピンの列アドレスへの切換えが遅いため、
−旦行アドレスデータを転送している。この行アドレス
から列アドレスへの切換えタイミングを更に早めれば、
始めから列アドレスデータのみが転送される。更に、Ｃ
ＡＳを立下げる前に、再度アドレスを切換えた場合は、
その新しいアドレスで選択される列選択線ＣＳＬに切換
り再度２ビツトのビット線情報が転送される。。ここま
では、通常のファーストページモードをもつ標準ＤＲＡ
Ｍと同様の動作である。

次に、ＣＡＳが立下がり（第２図の３Ｏ−１）　、その
ときのアドレスピン情報を先頭列アドレスとして列アド
レスカウンタ２５及びシフトレジスタ２７内にラッチし
、更に出力データラッチ１３Ａ。

１３８内のデータを出力ピンに出力する。このとき２つ
の出力データラッチ１３Ａ、１３ａのデータのいずれを
出力するかはアドレスピンの最下位アドレス（ＡＯ）の
状態により決まる。すなわち、ＡＯ−’Ｌ’ならＡ系、
ＡＯ−“Ｈ“ならＢ系データが出力される。第２図はＡ
Ｏ−“Ｌｏの場合を示している。次いでＣＡＳが立上が
ると（第２図の３Ｏ−２）　、シフトレジスタ２７の選
択信号がデータ選択線ＤＳＬＯからＤＳＬＩに切換わり
、入出力線選択ゲート９はＡ系のトランジスタＱＩＯが
非導通状態となり、代わって同じＡ系のトランジスタＱ
１２が導通する。Ｂ系のトランジスタＱｌｌは導通状態
を保持する。ここで、先の転送パルスＡＴＤＡをトリガ
として既に立上げられている列選択線Ｃ３Ｌｌで選択さ
れているビット線ＢＬ２のデータが、入出力線ＤＱ２、
出力データ線ＲＤＡを介して出力データラッチ１３Ａに
転送される（第２図の４２−１．４４−３）。このＣＡ
Ｓの立上がりにより発生するデータ転送パルスＡＴＤＡ
のパルス幅は、列アドレスが取り込まれる前のアドレス
遷移により発生する先のデータ転送パルスＡＴＤＡのそ
れより短くてもよい。これは、１サイクル前から既に列
選択線Ｃ５Ｌが立上げられているためである。

次にＣＡＳを立下げることにより（第２図の３Ｏ−３）
　、既に出力データラッチ１３８に転送してあったビッ
ト１１ＢＬ１のデータが出力される。

次いで、ＣＡＳを立上げることにより（第２図の３Ｏ−
４）　、シフトレジスタ２７はデータ選択線ＤＳＬＩか
ら次のデータ選択線ＤＳＬ２を選択状態に切換え、こん
どはビット線ＢＬ３のデータを入出力線ＤＱ３　、出力
データ線ＲＤＢを介して出力データラッチ１３Ｂに転送
する（第２図の４３−１゜４５−３）。更に、このＣＡ
Ｓの立上げでは、アドレスカウンタ２５のインクリメン
トが行われ、列選択線Ｃ５Ｌが切換えられる。ここでは
列選択線Ｃ３ＬＯが立下がり、新たに列選択線Ｃ３Ｌ２
が立上がる。この間列選択線Ｃ３ＬＩは選択状態を保持
する。

以下、ＣＡＳのトグルに対し同様の動作を繰り返す。こ
の動作により、シフトレジスタ２７は毎ＣＡＳサイクル
に１回データ選択線ＤＳＬを切換え、４本の入出力線Ｄ
Ｑを順番に選択状態とし、それにつながるビット線のデ
ータを出力データＲＤ　Ａ　、　ＲＤ　ａを交互に介し
て出力データラッチ１３＾、１３Ｂに転送し出力する。

１つの列選択線Ｃ８Ｌに着目すると、ＣＡＳの４サイク
ル分その選択状態が保持され、隣り合う列選択線Ｃ５Ｌ
とはＣＡＳの２サイクル分オーバーラツプする。

以上の動作により、連続するＣＡＳのトグルに対して、
あるビット線の選択サイクルについてそのビット線ＢＬ
を入出力線ＤＱに接続する列選択線ＣＳＬは、Ａ系では
３サイクル前、Ｂ系では４サイクル前のＣＡＳの立上げ
から立ち上げが開始され、また、２サイクル前から出力
部へのデータ転送が開始されることになる。たとえば、
ビット線ＢＬ４を選択する選択サイクル■についてみる
と、その列選択線Ｃ３Ｌ２は３サイクル前のＣＡＳの立
ち上げ時に立ち上がり、２サイクル前にデータ転送パル
スＡＴＤＡが立ち上がる。したがってその選択サイクル
では出力データラッチ回路に保持されているデータを出
力するだけでよい。

この結果、Ａ系、Ｂ系の読出しデータは間断なく出力ピ
ンから出力され、非常に高速のシリアルアクセスができ
る。更に読出しデータは、第１のデータ転送系１１Ａ（
Ａ系）と第２のデータ転送系１１Ｂ（Ｂ系）の２系統を
交互に用いて転送しているため、１系統の転送系に比べ
半分のサイクルタイムでデータ転送を行うことができる
。

次にライト動作について説明する。

本実施例のＤＲＡＭでは、標準ＤＲＡＭと同様、ＣＡＳ
を立下げる前にライト・イネーブル信号Ｗ１を立下げて
おくことにより、そのＣＡＳサイクルが書込みサイクル
になる。第２図では、ＣＡＳサイクル■の立下げ（３Ｏ
−６）の前にＷＥを立下げ（３２−１）　、ＣＡ　Ｓサ
イクル■までＷＥ−“Ｌ″を保持して連続書込みを行っ
ている。

ＣＡＳサイクル■はビット線ＢＬ５の選択サイクルであ
るが、前述の読み出し動作により、ＣＡＳサイクル■の
立上げ（３Ｏ−５）まででビット線ＢＬ５．ＢＬ６のデ
ータがそれぞれ出力データラッチ１３Ｂ、１３Ａに転送
されている。このサイクル■のＣＡＳ立下げにより書込
み動作が起動され、入力バッファ１７により入力データ
がチップ内に取込まれ入力データラッチ回路１６のラッ
チ１に保持される。次いで書込みデータ転送ゲート１５
のトランジスタＱ１５がゲート制御信号ＷＧＴＩにより
導通して、ラッチデータが入出力線ＤＱＩに転送され（
第２図の４６−１）　、列選択線Ｃ３Ｌ２で選択されて
いるトランジスタＱ６を介してビット線ＢＬ５に書込ま
れる。このとき出力バッファ１４の出力端子は高インピ
ーダンス状態を保持する。次にＣＡＳが立上がると（３
（１−７）、前述の読出しサイクルでは即アドレスカウ
ンタ２５のインクリメントを開始して列選択線ＣＳＬを
切換えたが、書込みサイクルにおいては、その書込み動
作が完了するまでカウンタ制御回路２６によりアドレス
カウンタ２５の切換えは待機させられる。ただし、この
書込みサイクルにおいてもシフトレジスタ２７はＣＡＳ
の立上がりで即動作させ、サイクル■の読み出しデータ
の転送も行っておく　（第２図の４３−２．４５−５）
。

次の連続するＣＡＳ書込みサイクル■、■でも同様に書
込みデータをラッチ回路１６のラッチ２゜ラッチ３に順
に取込み、転送ゲート１５のトランジスタＱ１Ｂ、　　
Ｑ１０を導通させることにより、入出力線ＤＱ２．ＤＱ
３を介して（４７−１，４１１−１）　、それぞれビッ
ト線ＢＬＢ、ＢＬ７に書込む。このように入力データラ
ッチ回路１６を４個または２個備えることにより、連続
する書込み動作をオーバラップさせることができる、短
いサイクルでシリアルデータの書込みが可能となる。

一方、この書込み動作と並行して、ＣＡＳの立上げとと
もに選択サイクル■、■に対応するビット線データが出
力データラッチに転送されている。

したがって第２図に示したようにＣＡＳサイクル■が読
出しサイクル（ＷＥ−“Ｈ”）である場合でも、ただち
にデータを出力することが可能である。

次のＣＡＳサイクル■は、ＣＡＳの降下工・ソジ（３０
−８）　、Ｊ：　リモ遅しテＷＥ　ヲ立下ケル（３２−
２）　：とにより、いわゆるリード・モディファイ・ラ
イト動作を行っている。このサイクルではＣＡＳの立下
げ（３２−８）により既に転送を終了している田カデー
タラッチ１３ａ内のデータを出力する。次いでＷＥの降
下（３２−２）により、人力データラッチ１６のラッチ
１から入出力線ＤＱＩを介してビット線に書込みを行う
（４１３−２）。この書込み動作中も出力データは保持
される。

以上のようにこの実施例によれば、ＣＡＳのトグルに対
し、シリアルリード・シリアルライト・リードモディフ
ァイライトの各動作を連続的に間断のない短いサイクル
時間で実行するこができる。

第３図は、以上の動作説明で述べた列選択線Ｃ５Ｌのオ
ーバーラツプ駆動機能を有する列デコーダ４の具体的構
成例である。図で、ＡＮＤゲート６１により列アドレス
のデコードを行い、入力される列アドレスに従って出力
ノードＮｊ（ｊ−１〜ｎ）のうち１個が“■”レベルに
なる。

ノードＮｊは、対応する列選択線Ｃ３Ｌｊを選択するＯ
Ｒゲート６２−２と同時に、次の列選択線ＣＳ　Ｌ　ｊ
＋１を選択するＯＲゲート６２−３にも入力されている
。またノードＮｊは、ノイズ防止のための遅延回路６０
を介し、ＡＮＤゲート６３を介して、やはり対応する列
選択線より一つ先の列選択線を選択するＯＲゲート６２
の入力端子に接続されている。ＡＮＤゲート６３は２人
力であって、その一つには制御信号５ＥＲＬが入る。こ
れは、遅延回路６０の出力のＯＲゲート６２への入力を
制御するためである。

このような列デコーダ回路による列選択線ＣＳＬの選択
動作を、第４図のタイミングチャートにより説明する。

図に示すように、ＣＡＳのトグル（２サイクル）に対し
列アドレスＡｃｔが１つずつインクリメントし、それに
同期してデコーダのＡＮＤゲート６１の出力ノードは、
Ｎｊ−１→Ｎｊ−Ｎｊ＋ｌ→・・・と順番に“Ｈ°レベ
ルになる。

例えば列選択線Ｃ３ＬｊはノードＮ　ｊ−１とＮｊとの
ＯＲで立上げる為、列アドレスが（ｊ−１）からｊにま
たがって“Ｈ゛レベル保持される。ただし、二の（ｊ−
１）からｊへの切換り時にヒゲ状ノイズが発生する可能
性がある。そこで、ノードＮ　ｊ−１の信号を遅延回路
６０により位相を遅らせそれをノードＮｊの信号と一部
に重ねることにより、そのヒゲ状ノイズの発生を防止し
ている。更にＡＮＤゲート６３に人力する制御信号Ｓ　
ＥＲＬはシリアルアクセス時に′Ｈ＃レベルとなり、他
の動作時には“Ｌ°レベルの信号である。

従って、シリアルアクセス時は前述のように遅延回路６
０が機能して列選択線Ｃ５Ｌのヒゲ状ノイズ発生を防止
する。それ以外のモードでは５ＥＲＬ−“Ｌ２であるた
め、ＡＮＤゲート６３によりノードＮｊ′は“Ｌ０レベ
ルとなり、ＯＲゲート６２は遅延回路６０の影響を受け
なくなる。

すなわち列選択線Ｃ３Ｌｊは、ノードＮｊ。

Ｎ　ｊ−１の信号で直接駆動される。これは、シリアル
アクセスモード以外では、アドレスの切換えは必ずしも
連続したアドレスに対して行われる訳ではなく、この遅
延回路６０を生かしておくと不要な列選択線を含む多重
選択が起ってしまうためである。例えば列アドレスがＡ
ＣｎからＡｃｅに切換った場合、列選択線はＣ３Ｌｎと
ＣＳ　Ｌ　ｎ＋１からＣ５Ｌ■とＣＳ　Ｌ　ｍ＋１に切
換る。このとき制御信号５ＥＲＬ−’Ｈ”では、ノード
Ｎｎ＋１’のリセットが遅れるため、列選択線ＣＳ　Ｌ
　ｎ＋１とＣ５Ｌｍ又はＣＳ　Ｌ　ｍ＋１との多重選択
状態が起り、回路動作上問題が生じる。このような制御
信号５ＥＲＬは例えば、第１０図に示すようにＲＡＳの
プリチャージ時は“Ｌルベルで、ＣＡＳの第１の降下エ
ツジから所定の遅延時間τ０後に“Ｈ”レベルとなり、
以降のＣＡＳのトグルに対しては“Ｈルベルを保持する
ように制御される。

第５図は、第１図のデータ出力部すなわち第１゜第２の
出力デー転送系１１Ａ、１１Ｂのうち、出力データラッ
チ回路１３Ａ、１３Ｂおよび出力バッファ１４の部分の
具体的構成例である。Ａ系のデータラッチ回路１３Ａは
入出力センスアンプ１２Ａの二つの出力ノードにつなが
る対のデータ出力線ＲＤＡ　、ＲＤＡに設けられたラッ
チ回路７０−１．７０−２により構成される。Ｂ系のデ
ータラッチ回路１３Ｂも同様に、二つのラッチ回路７０
−３．７０−４により構成される。出力バッフ７回路１
４は、Ａ、Ｂ系共通にｐチャネルの出力トランジスタＱ
５０およびｎチャネルの出力トランジスタＱ５１と、ｐ
チャネルのリセットトランジスタＱ５２とｎチャネルの
リセットトランジスタＱ５３により構成される。

第７図はこのデータ出力部の動作波形である。

データラッチ回路１３Ａには前述のＡ系の相補データが
、データラッチ回路１３ｓには同じくＢ系の相補データ
が、それぞれラッチ信号Ｌ　Ａ　Ｔ　ＣＨＡ　、　Ｌ　
Ａ　Ｔ　ＣＨａを“Ｈ”レベルにすることにより取込ま
れ、ラッチ信号ＬＡＴＣＨＡ　。

ＬＡＴＣＨＢがＬ”レベルになることによりラッチされ
る。そしてイネーブル信号ＥＮＢＬＡ。

ＥＮＢＬＢを交互に“Ｈ”レベルとすることで、そのラ
ッチデータが順番に出力トランジスタＱ５０゜Ｑ５１に
より出力される。第７図の動作波形に示すように、Ａ系
−Ｂ系、Ｂ系−Ａ系の切換え時にはリセット信号ＲＥＳ
ＥＴを′Ｈ゛レベルにして、出力トランジスタＱ５０．
　Ｑ５１を一旦オフ状態にしてから次のデータ出力を行
っている。この制御により、出力トランジスタＱ５０．
　Ｑ５Ｌでの貫通電流が低減され、更に出力データの切
換えも高速に行うことができる。

第６図は別の実施例のデータ出力部の構成である。この
実施例では、出力バッファ１４の部分がＡ系、Ｂ系に対
し別々に設けられている。すなわちＡ系にｐチャネルの
出力トランジスタＱ６０とｎチャネルの出力トランジス
タＱ　６１．これらのゲートにそれぞれリセットトラン
ジスタＱ８４．　Ｑ８５が設けられ、Ｂ系にｐチャネル
の出力トランジスタＱＢ２とｎチャネルの出力トランジ
スタＱ６３、これらのゲートにそれぞれリセットトラン
ジスタＱ６６゜Ｑ８７が設けられている。

この出力部の動作波形を第８図に示す。この出力回路構
成では、全く同じ回路を２つ作りその制御クロックも同
様の回路で構成することができるため、通常のシリアル
動作を行わない回路構成から簡単に作り上げることがで
きる。またリセット信号を第７図のようにパルス状にす
る必要がないため、より高速のデータ切換えを実現でき
る。

第９図は、本発明における出力イネーブル信号ＥＮＢＬ
の発生回路の構成例である。

Ｅ−ＷＲＩＴＥは、アーリー・ライト時に“Ｈ。

レベルとなる出力禁止信号であ。このＥＮＢＬ信号発生
回路はＥ−ＷＲＩＴＥとＣＡＳを入力とするＮＯＲゲー
ト９２、：のＮＯＲゲート９２の出力ノードＮｌを一方
の入力端子に接続したＡＮＤゲート９３、ノードＮ１と
ＡＮＤゲート９３の他方の入力端子の間に設けられた遅
延回路９０およびＯＲゲート９１により構成されている
。遅延回路９０は、誤動作防止のため、ＣＡＳの降下に
対してイネーブル信号ＥＮＢＬの発生を遅らせるために
設けられている。ＯＲゲート９１は、この遅延回路９０
の働きをシリアルアクセス時に無効とするために設けら
れている。

第１０図はこのイネーブル信号発生回路の動作タイミン
グ図である。読出し動作時は、Ｅ−ＷＲＩＴＥ−Ｌ”で
あるから、ＮＯＲゲート９２の出力ノードＮ１はＣＡＳ
の反転信号となる。ＡＮＤゲート９３を介して得られる
イネーブル信号ＥＮＢＬが“Ｈ“になることで、出力デ
ータラッチ回路と出力バッファのトランジスタが接続さ
れて、データが出力される。ＣＡＳの第１降下エツジ（
第１０図の８０）に対し、列アドレスの入力タイミング
が近い場合（すなわち、アドレスセットアツプ時間ｔ　
ＡＳＣ〜０）、もしもＣＡＳの立下げに対し、ただちに
イネーブル信号ＥＮＢＬを立上げると、列アドレスの遷
移前の誤データが一旦出力され（第１０図の８■）、次
に真のデータが読み出される（第１０図の８２）ことに
なる。この様に動作すると出力データが急激に変化する
ため大きなノイズを発生し他の回路に誤動作を引き起す
可能性がある。遅延回路９０はこの様な事態を防止する
ために設けられており、ノードＮ１の信号とこれを遅延
回路９０を通した信号のＡＮＤがとられて、イネーブル
信号ＥＮＢＬはＣＡＳの降下に対し、遅延回路９０によ
る遅延時間τだけ遅れて発生するようになっている。一
方、シリアルサイクル（ＣＡＳの２サイクル以降）では
、ＣＡＳの立上げ（第１０図の８３）でデータの切換え
が行われ、次のＣＡＳの降下時（第１０図の８４）には
既に出力ラッチ回路に新データがラッチされているため
、上記ＣＡＳとイネーブル信号ＥＮＢＬの間の遅延は不
要となる。そこでシリアルモード時は、制御信号Ｓ　Ｅ
ＲＬ信号が立上がって遅延回路９０を無効とする。これ
により、イネーブル信号ＥＮＢＬはＣＡＳの降下と同期
して立上がり、したがって高速のアクセスタイムが実現
される。

以上、本発明の具体的な実施例について説明したが、本
発明はこれらに限られるものではない。

例えば、シリアルサイクルの同期クロックとしてＣＡＳ
を用いたが、他のピンを用いてもよい。また実施例では
、リード・モディファイ・ライトをＣＡＳの降下に対し
書込みイネーブル信号ＷＥの降下を遅らせることにより
実行したが、他の制御ピンをリード・モディファイ・ラ
イト・イネーブル用として用いてもよい。

第１１図は、リード・モディファイ・ライト制御用の専
用のピンを持つ場合の、出力イネーブル信号ＥＮＢＬお
よび書き込み信号ＷＲＩＴＥを発生する制御回路の構成
例である。ライト・イネーブルＷＥが“Ｈ°レベルの状
態でのＣＡＳの降下を検出して出力イネーブル信号ＥＮ
ＢＬを出力するために、ＣＡＳとＷＥがそれぞれインバ
ータ１０４．１０５を介して入力されるフリップフロッ
プ１０１が設けられている。フリップフロップ１０１の
一方の出力ノードがインバータ１０６を介して出力イネ
ーブル信号ＥＮＢＬの出力端子と゛なっている。ＲＭＷ
Ｅは、付加されたリード・モディファイ・ライト専用ピ
ンからの入力信号であり、ＣＡＳとＷＥのＮＯＲをとる
ＮＯＲゲート１０２と、ＣＡＳとＲＭＷＥのＮＯＲをと
るＮＯＲゲート１０３が併設され、これらのＮＯＲゲー
ト１０２，１０３の出力がＯＲゲート１０７を介して書
き込み信号ＷＲＩＴＥとして出力されるようになってい
る。

第１２図はこの制御回路の動作を説明するタイミング図
である。フリップフロップ１０１は、ＣＡＳと書き込み
イネーブル信号ＷＥの立ち下がりの順番により、ライト
またはリード・モディファイ・ライトのいずれかを選択
する。即ちまず、ＷＥおよびＲＭＷＥが“Ｈルベルのま
まＣＡＳが立ち下がる（サイクル■）と、これをフリッ
プフロップ１０１が検知してイネーブル信号ＥＮＢＬが
“Ｈ”レベルになり、読出しモードとなる。ＲＭＷＥが
“Ｈ°レベルのままで、ＣＡＳの立ち下がりよりＷＥが
先に立ち下がった場合には、ＥＮＢＬは″Ｌルベルのま
までデータ出力は行われず、ＮＯＲゲート１０３の出力
が“Ｈ゛レベルなって、書き込み信号ＷＲＩＴＥが立ち
上がって書き込みモードとなる（ＣＡＳサイクル■）。

ＣＡＳに遅れてＷＥが立ち下がると、イネーブル信号Ｅ
ＮＢＬは立上がってデータが出力され、さらにＷＥの立
ち下がりでＮＯＲゲート１０２の出力が“Ｈ”レベルに
なって書き込み信号ＷＲＩＴＥが“Ｈ″レベルなり、書
き込み動作も並行して行われる（ＣＡＳサイクル■）。

これは、先の実施例で説明したＷＥ制御によるり一ドー
モディファイ・ライトである。一方、ＷＥの代りに専用
ピンからの制御信号ＲＭＷＥを立ち下げると、その後Ｃ
ＡＳの立ち下がりでイネーブル信号ＥＮＢＬと書き込み
信号ＷＲＩＴＥが共に“Ｈ＃レベルになり、やはりデー
タ出力と書き込みを並行して行う事ができるリード・モ
ディファイ・ライトのモードになる（ＣＡＳサイクル■
）。

ＣＡＳサイクル■のリード・モディファイ・ライトのモ
ードでは、書き込み動作がＣＡＳの立ち下がりにより起
動されるため、書き込みイネーブル信号ＷＥで起動され
るＣＡＳサイクル■でのそれ比べて、同じＣＡＳサイク
ル時間での書き込み信号ＷＲＩＴＥが“Ｈ”レベルの時
間が長くなる。

即ち第１２図に示すように、Ｔ４＞Ｔ、となる。

したがってこの専用ピンを用いたリード・モディファイ
・ライトのモードは先の実施例でのそれより動作余裕が
大きいものとなる。

また以上の実施例はＤＲＡＭに適用した場合のものであ
ったが、本発明は同様にしてＳＲＡＭやＦＲＯＭなど種
々の半導体メモリ装置に適用することができる。さらに
実施例ではデータ転送系をＡ、Ｂの２系統で構成したが
、更に４系統、８系統など増やしてもよい。その他事発
明はその主旨を逸脱しない範囲内で種々変形して実施す
ることができる。

［発明の効果］ 本発明によれば、大規模なレジスタや特殊な制御回路を
用いることなく、高速のシリアルアクセスモードを実現
することができる。例えば、データ転送系を２系統とす
ることで、通常の２倍のサイクルで動作させることがで
き、更に列選択線ＣＳＬを入出力線でのデータ転送系に
対し先行駆動させることにより高速アクセスタイムも併
せて実現できる。また、列選択Ｉｃ５Ｌを制御するアド
レスカウンタと出力データ線でのデータ転送条件を設定
するシフトレジスタとを別に制御することにより、リー
ド、ライト、リード・モディファイ・ライトを連続的に
高速に実行することが可能になる。

また本発明におけるシリアル・アクセスを行うための回
路は、標準ＤＲＡＭに用いられる一部の回路の個数を増
やし、また一部の制御回路をわずかに修正するだけで実
現できるため、他のファースト・ページ、スタティック
・カラム、ニブルの各モードを備えたデバイスと同一マ
スク上にオプションとして作り込むことが可能である。

したがって本発明のデバイスは他のデバイスと別個に設
計する必要はなく、大幅なコストダウンができる。

【図面の簡単な説明】

第１図は本発明の一実施例に係るＤＲＡＭの概略構成を
示す図、 第２図はその動作を説明するための波形図、′！ｓ３図
はそのＤＲＡＭにおける列デコーダの構成例を示す図、 第４図はその列デコーダの動作を説明するための波形図
、 第５図は同じく出力バッファの構成例を示す図、第６図
は他の出力バッファの構成例を示す図、第７図は第５図
の出力バッファの動作を説明するための波形図、 第８図は同じく第６図の出力バッファの動作を説明する
ための波形図、 第９図は出力イネーブル回路の構成例を示す図、第１０
図はその動作を説明するための波形図、第１１図はリー
ド・モディファイ・ライトの専用ピンを設けた実施例の
ＤＲＡＭでのモード切り替え制御回路の構成例を示す図
、 第１２図はそのモード切り替え動作を説明するための波
形図である。 ＭＣ・・・メモリセル、ＢＬ　（ＢＬＯ、ＢＬＩ　、・
・・）−ｔ：’　ッ）線、ＷＬ　（ＷＬ（１、ＷＬＩ　
、−）−ｙ−ド線、ＤＱ　（ＤＱＯ〜ＤＱ３　）・・・
データ入出力線、ＲＤＡ、ＲＤＢ・・・データ出力線、
１・・・メモリセルアレイ、２・・・ビット線センスア
ンプ、３・・・転送ゲート、４・・・列デコーダ、５・
・・行デコーダ、８・・・リセット回路、９・・・転送
ゲート、１０・・・転送ゲート制御回路、１１Ａ・・・
第１のデータ転送系、１１Ｂ・・・第２のデータ転送系
、１２Ａ　、　　１２Ｂ・・・入出力線センスアンプ、
１３Ａ、１３Ｂ・・・出力′データラッチ回路、１４・
・・出力バッファ、１５・・・転送ゲート、１６・・・
入力データラッチ回路、１７・・・入力バッファ、２１
・・・ＲＡＳクロック・ジェネレータ、２２・・・ＣＡ
Ｓクロックφジェネレータ、２３・・・行アドレスバッ
ファ、２４・・・列アドレスバッファ、２５・・・列ア
ドレスカウンタ、２６・・・カウンタ制御回路、２７・
・・シフトレジスタ、２８・・・アドレス遷移検知回路
、２９Ａ、２９ｇ・・・データ転送制御回路。 出願人代理人　弁理士　鈴江武彦 第３図

Claims (4)

【特許請求の範囲】
1. （１）複数のメモリセルがマトリクス状に配列されたメ
   モリセルアレイと、 前記メモリセルアレイの各列ごとに設けられたビット線
   センスアンプと、 前記メモリセルアレイの列方向に配設されて前記ビット
   線センスアンプとメモリセルとのデータのやりとりを行
   う複数本のビット線と、 前記メモリセルアレイの行方向に配設されて１行のメモ
   リセルを同時に駆動して各列のビット線にそれぞれ選択
   的に接続する複数本のワード線と、前記複数本のワード
   線から１本のワード線を選択駆動する行デコーダと、 前記メモリセルアレイのアドレス的に連続する２列ずつ
   を同時に選択する複数本の列選択線と、前記複数の列選
   択線の中からある列アドレスに対応する列選択線に加え
   、それよりもアドレス上１つ上位の列選択線を本来の選
   択サイクルに対して遅くとも３サイクル前に立ち上げて
   その列の読み出しもしくは書込み動作が完了するまでそ
   の選択状態を保持する機能を有する列デコーダと、前記
   列デコーダにより選択された２本の列選択線で選ばれる
   ４本のビット線がそれぞれ接続される４本のデータ入出
   力線と、 前記４本のデータ入出力線のうち偶数番目の２本のデー
   タ入出力線から一方を選択して本来の選択サイクルより
   ２サイクル前からそのデータを転送して第１の出力デー
   タラッチ回路にラッチする第１のデータ転送系と、 前記４本のデータ入出力線のうち奇数番目の２本のデー
   入出力線から一方を選択して本来の選択サイクルより２
   サイクル前からそのデータを転送して第２の出力データ
   ラッチ回路にラッチする第２のデータ転送系と、 前記各データ入出力線に選択的にデータの書込みを行う
   書込み回路と、 前記列デコーダに入力する列アドレスを所定のシリアル
   、クロックに同期してカウントアップするアドレスカウ
   ンタと、 前記データ入出力線の前記第１、第２のデータ転送系に
   よるデータ転送を順番に選択制御するシフトレジスタと
   、 を備えたことを特徴とする半導体記憶装置。
2. （２）前記メモリセルアレイのある列への書込み動作は
   当該列の選択サイクル内に開始されることを特徴とする
   請求項１記載の半導体記憶装置。
3. （３）前記第１のデータ転送系は、前記４本のデータ入
   出力線のうち第１、第２のデータ入出力線に対して転送
   ゲートを介して選択的に接続される第１の入出力線セン
   スアンプとこのセンスアンプのデータを保持する第１の
   出力データラッチ回路により構成され、前記第２のデー
   タ転送系は、前記４本のデータ入出力線のうち第３、第
   ４のデータ入出力線に対して転送ゲートを介して選択的
   に接続される第２の入出力線センスアンプとこのセンス
   アンプのデータを保持する第２の出力データラッチ回路
   により構成され、前記第１、第２のデータラッチ回路に
   共通にまたは別々に出力バッファ回路が設けられ、この
   出力バッファ回路の出力端子は１つの出力ピンに接続さ
   れていることを特徴とする請求項１記載の半導体記憶装
   置。
4. （４）リード・モディファイ・ライト動作を制御する専
   用の制御信号入力ピンを有することを特徴とする請求項
   １記載の半導体記憶装置。