JPH04162421A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04162421A JPH04162421A JP28609090A JP28609090A JPH04162421A JP H04162421 A JPH04162421 A JP H04162421A JP 28609090 A JP28609090 A JP 28609090A JP 28609090 A JP28609090 A JP 28609090A JP H04162421 A JPH04162421 A JP H04162421A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 12
- 238000004519 manufacturing process Methods 0.000 title claims description 5
- 239000010410 layer Substances 0.000 claims abstract description 36
- 238000009792 diffusion process Methods 0.000 claims abstract description 25
- 238000002955 isolation Methods 0.000 claims abstract description 19
- 238000000034 method Methods 0.000 claims abstract description 13
- 239000011229 interlayer Substances 0.000 claims abstract description 12
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 230000015572 biosynthetic process Effects 0.000 claims description 9
- 238000000151 deposition Methods 0.000 claims description 4
- 238000005192 partition Methods 0.000 claims description 3
- 238000005553 drilling Methods 0.000 claims 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 14
- 229920005591 polysilicon Polymers 0.000 abstract description 14
- 238000001312 dry etching Methods 0.000 abstract description 9
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 abstract description 7
- 229910052796 boron Inorganic materials 0.000 abstract description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 6
- 229910052710 silicon Inorganic materials 0.000 abstract description 6
- 239000010703 silicon Substances 0.000 abstract description 6
- 238000000059 patterning Methods 0.000 abstract description 5
- 238000001039 wet etching Methods 0.000 abstract description 5
- 230000002950 deficient Effects 0.000 abstract description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 3
- 239000005380 borophosphosilicate glass Substances 0.000 abstract description 3
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 3
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 abstract description 2
- 229910052698 phosphorus Inorganic materials 0.000 abstract description 2
- 239000011574 phosphorus Substances 0.000 abstract description 2
- -1 phosphorus ions Chemical class 0.000 abstract description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 abstract 2
- 238000005229 chemical vapour deposition Methods 0.000 abstract 1
- 239000010408 film Substances 0.000 description 34
- 230000007547 defect Effects 0.000 description 8
- 238000005530 etching Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000002253 acid Substances 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013039 cover film Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に、拡散層部
分と配線層の接続構造の形成方法に関する。
分と配線層の接続構造の形成方法に関する。
従来この種の接続構造の形成方法は第３図に示す様に、
半導体基板２（シリコン基板１）の表面を選択的に酸化
してフィールド酸化膜を素子分離領域として形成し素子
形成領域を区画し、素子形成領域のシリコン基板１にボ
ロンなエネルギー３０ｋｅＶ、 ドーズ量５ Ｘ １
０１５ｃｍ−２にて注入し、ソース・ドレイン領域のＰ
＋拡散層２を形成する。
半導体基板２（シリコン基板１）の表面を選択的に酸化
してフィールド酸化膜を素子分離領域として形成し素子
形成領域を区画し、素子形成領域のシリコン基板１にボ
ロンなエネルギー３０ｋｅＶ、 ドーズ量５ Ｘ １
０１５ｃｍ−２にて注入し、ソース・ドレイン領域のＰ
＋拡散層２を形成する。
次にゲート酸化により酸化膜４を約３０ｎｍ形成する。
それから層間絶縁膜６，６′としてＣＶＤ法による酸化
シリコン膜およびＢＰＳＧ膜をそれぞれ４００ｎｍ、
７ （］Ｏｎｍ堆積し、次にコンタクト穴７をウェット
エッチとドライエッチ方法にてエツチングし、次にＡｆ
ｆｌ膜を１．１μｍスパッタ蒸着し、パターニングして
Ａ、ｆ２配線層８を形成することにより、Ｐ＋拡散層２
とＡｆｆｌ配線層８を直接接続していた。
シリコン膜およびＢＰＳＧ膜をそれぞれ４００ｎｍ、
７ （］Ｏｎｍ堆積し、次にコンタクト穴７をウェット
エッチとドライエッチ方法にてエツチングし、次にＡｆ
ｆｌ膜を１．１μｍスパッタ蒸着し、パターニングして
Ａ、ｆ２配線層８を形成することにより、Ｐ＋拡散層２
とＡｆｆｌ配線層８を直接接続していた。
上述した従来の半導体装置の製造方法ではコンタクト穴
を形成する際にコンタクト露光オーバー又はコンタクト
エツチング時のオーバーエッチ又は配線前処理のウェッ
トオーバーエッチ等によりコンタクト穴が大きくなると
、第３図の様に本来素子分離領域であるべき部分のエツ
ジや拡散層をエツチングしてしまう。この後例えばＰ＋
拡散層とのコンタクトならば、コンタクトボロンをドー
ズ量Ｉ Ｘ １０ ”ｃｍ−２、エネルギー１００ｋｅ
Ｖでイオン注入すると第３図の様になる。素子分離領域
幅がエツチングにより短かくなっている為、ソース・ド
レイン形成用のボロンによるＰ＋拡散層２′とコンタク
トボロンによるＰ＋層１１との間隔１３が短かくなりフ
ィールドトランジスタのしきい値電圧が低下し、不良と
なるという問題があった。又、コンタクト穴が工程上の
ばらつきにより大きくなった場合、Ａｒのドライエッチ
時にコンタクト大王の素子分離領域の工、ツジをエツチ
ングし欠損部１０ができ、シリコン基板にダメージを与
え漏れ電流不良やビット不良の原因となるという問題点
があった。
を形成する際にコンタクト露光オーバー又はコンタクト
エツチング時のオーバーエッチ又は配線前処理のウェッ
トオーバーエッチ等によりコンタクト穴が大きくなると
、第３図の様に本来素子分離領域であるべき部分のエツ
ジや拡散層をエツチングしてしまう。この後例えばＰ＋
拡散層とのコンタクトならば、コンタクトボロンをドー
ズ量Ｉ Ｘ １０ ”ｃｍ−２、エネルギー１００ｋｅ
Ｖでイオン注入すると第３図の様になる。素子分離領域
幅がエツチングにより短かくなっている為、ソース・ド
レイン形成用のボロンによるＰ＋拡散層２′とコンタク
トボロンによるＰ＋層１１との間隔１３が短かくなりフ
ィールドトランジスタのしきい値電圧が低下し、不良と
なるという問題があった。又、コンタクト穴が工程上の
ばらつきにより大きくなった場合、Ａｒのドライエッチ
時にコンタクト大王の素子分離領域の工、ツジをエツチ
ングし欠損部１０ができ、シリコン基板にダメージを与
え漏れ電流不良やビット不良の原因となるという問題点
があった。
本発明の半導体装置の製造方法は、半導体基板に選択的
に素子分離領域を形成して素子形成領域を区画する工程
と、前記素子形成領域に前記素子分離領域に接して所定
導電型の拡散層を形成する工程と、前記素子分離領域と
前記拡散層の一部上方に設けられた所定形状の導電膜を
有する層間絶縁膜を堆積する工程と、前記層間絶縁膜を
選択的に除去して前記導電膜の一部の表面を露出させて
コンタクト穴を開孔する工程と、前記コンタクト穴部に
おいて前記拡散層と接続する配線層を形成する工程とを
含むというものである。
に素子分離領域を形成して素子形成領域を区画する工程
と、前記素子形成領域に前記素子分離領域に接して所定
導電型の拡散層を形成する工程と、前記素子分離領域と
前記拡散層の一部上方に設けられた所定形状の導電膜を
有する層間絶縁膜を堆積する工程と、前記層間絶縁膜を
選択的に除去して前記導電膜の一部の表面を露出させて
コンタクト穴を開孔する工程と、前記コンタクト穴部に
おいて前記拡散層と接続する配線層を形成する工程とを
含むというものである。
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例による半導体装置を示す
断面図である。
断面図である。
半導体基板（シリコン基板１）表面を選択的に酸化して
素子分離領域３で素子形成領域を区画し、ソース・ドレ
イン領域を形成するためボロンをエネルギー３０ｋｅＶ
、 ドーズ量５ Ｘ １０１５ｃｍ−２にて注入しＰ
＋拡散層２を形成する。次に層間絶縁膜６としてＣＶＤ
法により酸化シリコン膜を約４００ｎｍ成長し、次にポ
リシリコン膜を約２５０ｎｍ成長し、エネルギー７０ｋ
ｅＶ、 ドーズ量１×１０１８ｃｍ−２にてリンイオ
ン注入を行ない素子分離帯領域３のエツジ部上方からＰ
″拡散層２の一部上方にかけてポリキリコン膜が残るよ
うにパターニングを行ない導電性ポリシリコン膜５（導
電膜）を形成し、層間絶縁膜６ノとしてＢＰＳＧ膜を約
７００ｎｍ形成し次にコンタクト穴をウェットエッチお
よびドライエッチ方法にて形成する。
素子分離領域３で素子形成領域を区画し、ソース・ドレ
イン領域を形成するためボロンをエネルギー３０ｋｅＶ
、 ドーズ量５ Ｘ １０１５ｃｍ−２にて注入しＰ
＋拡散層２を形成する。次に層間絶縁膜６としてＣＶＤ
法により酸化シリコン膜を約４００ｎｍ成長し、次にポ
リシリコン膜を約２５０ｎｍ成長し、エネルギー７０ｋ
ｅＶ、 ドーズ量１×１０１８ｃｍ−２にてリンイオ
ン注入を行ない素子分離帯領域３のエツジ部上方からＰ
″拡散層２の一部上方にかけてポリキリコン膜が残るよ
うにパターニングを行ない導電性ポリシリコン膜５（導
電膜）を形成し、層間絶縁膜６ノとしてＢＰＳＧ膜を約
７００ｎｍ形成し次にコンタクト穴をウェットエッチお
よびドライエッチ方法にて形成する。
ウェットエツチングはバッフアートぶつ酸（ＢＨＦ）に
より、ドライエツチングはＣＨＦ３．ＣＦ４およびＡｒ
の混合ガスによる。そうすると、導電性ポリシリコン膜
はエツチングされないので、その部分ではエツチング穴
の進行が阻止され、阻止分離領域のエツジ部に欠損が生
じることはない。
より、ドライエツチングはＣＨＦ３．ＣＦ４およびＡｒ
の混合ガスによる。そうすると、導電性ポリシリコン膜
はエツチングされないので、その部分ではエツチング穴
の進行が阻止され、阻止分離領域のエツジ部に欠損が生
じることはない。
Ａｒ膜のバターニングをドライエツチングで行なう時に
コンタクト穴内にＡＩ２配線層８の端部が位置すること
があっても、導電性ポリシリコン膜５によりさえぎられ
るので、素子分離領域３に欠損は生じない。従ってソー
ス・ドレイン領域のＰ＋拡散層２と２′との間隔は、コ
ンタクト形成時に短くなることはなく、フィールドトラ
ンジスタのしきい値電圧の低下が防止され、漏れ電流不
良およびビット不良（ＭＯＳ）ランジスタの特性不良）
が低減できる。
コンタクト穴内にＡＩ２配線層８の端部が位置すること
があっても、導電性ポリシリコン膜５によりさえぎられ
るので、素子分離領域３に欠損は生じない。従ってソー
ス・ドレイン領域のＰ＋拡散層２と２′との間隔は、コ
ンタクト形成時に短くなることはなく、フィールドトラ
ンジスタのしきい値電圧の低下が防止され、漏れ電流不
良およびビット不良（ＭＯＳ）ランジスタの特性不良）
が低減できる。
第２図は、本発明の第２の実施例を説明するための断面
図である。
図である。
この実施例では、層間絶縁膜６，６′を堆積する前に導
電性ポリシリコン膜５を形成するが、導電性ポリシリコ
ン膜５としてゲート電極用のポリシリコン膜と同時に堆
積することが可能な為ホトレジスト工程及び導電性ポリ
シリコン膜成長工程をゲート電極の形成と同時に行うこ
とができ、第１の実施例の場合よりも工程が簡略となる
という利点がある。
電性ポリシリコン膜５を形成するが、導電性ポリシリコ
ン膜５としてゲート電極用のポリシリコン膜と同時に堆
積することが可能な為ホトレジスト工程及び導電性ポリ
シリコン膜成長工程をゲート電極の形成と同時に行うこ
とができ、第１の実施例の場合よりも工程が簡略となる
という利点がある。
以上の実施例で、導電性ポリシリコン膜の代りに高融点
金属膜を用いることも可能である。
金属膜を用いることも可能である。
以上説明した様に本発明は素子分離領域と拡散層領域の
上方にまたがる導電膜を形成することにより、層間絶縁
膜にコンタクト穴をあけるコンタクトドライエッチ工程
、および配線層をパターニングするドライエッチ時にコ
ンタクト穴部の導電膜がストッパーとなりオーバーエッ
チした時でも素子分離領域と拡散層イエシジをエツチン
グされることがなくなり、拡散層ダメージによる漏れ不
良やビット不良を低減出来るという効果を有する。
上方にまたがる導電膜を形成することにより、層間絶縁
膜にコンタクト穴をあけるコンタクトドライエッチ工程
、および配線層をパターニングするドライエッチ時にコ
ンタクト穴部の導電膜がストッパーとなりオーバーエッ
チした時でも素子分離領域と拡散層イエシジをエツチン
グされることがなくなり、拡散層ダメージによる漏れ不
良やビット不良を低減出来るという効果を有する。
第１図、第２図および第３図はそれぞれ本発明の第１の
実施例、第２の実施例および従来例による半導体装置を
示す断面図である。 ■・・・・・シリコン基板、２，２′ ・・・Ｐ＋拡
散層、３・・・素子分離領域、４・・・・酸化膜、５・
・・導電性ポリシリコン膜、６，６′・・・・・層間
絶縁膜、７・・・・・コンタクト穴、８・・・・・・Ａ
ｎ配線層、９・・・・・カバー膜、１０・・・・・・欠
損部、１１・・・・・・コンタクトボロンによるＰ＋層
、１２・・・・・・Ｐ＋拡散層２と２′の間隔、１３・
・・・・・Ｐ＋拡散層２′とＰ″層１１の間隔。 代理人 弁理士 内 原 晋
実施例、第２の実施例および従来例による半導体装置を
示す断面図である。 ■・・・・・シリコン基板、２，２′ ・・・Ｐ＋拡
散層、３・・・素子分離領域、４・・・・酸化膜、５・
・・導電性ポリシリコン膜、６，６′・・・・・層間
絶縁膜、７・・・・・コンタクト穴、８・・・・・・Ａ
ｎ配線層、９・・・・・カバー膜、１０・・・・・・欠
損部、１１・・・・・・コンタクトボロンによるＰ＋層
、１２・・・・・・Ｐ＋拡散層２と２′の間隔、１３・
・・・・・Ｐ＋拡散層２′とＰ″層１１の間隔。 代理人 弁理士 内 原 晋
Claims (1)
- 半導体基板に選択的に素子分離領域を形成して素子形
成領域を区画する工程と、前記素子形成領域に前記素子
分離領域に接して所定導電型の拡散層を形成する工程と
、前記素子分離領域と前記拡散層の一部上方に設けられ
た所定形状の導電膜を有する層間絶縁膜を堆積する工程
と、前記層間絶縁膜を選択的に除去して前記導電膜の一
部の表面を露出させてコンタクト穴を開孔する工程と、
前記コンタクト穴部において前記拡散層と接続する配線
層を形成する工程とを含むことを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28609090A JPH04162421A (ja) | 1990-10-24 | 1990-10-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28609090A JPH04162421A (ja) | 1990-10-24 | 1990-10-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04162421A true JPH04162421A (ja) | 1992-06-05 |
Family
ID=17699812
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28609090A Pending JPH04162421A (ja) | 1990-10-24 | 1990-10-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04162421A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0974073A (ja) * | 1995-09-06 | 1997-03-18 | Nec Corp | 電極・配線形成方法 |
-
1990
- 1990-10-24 JP JP28609090A patent/JPH04162421A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0974073A (ja) * | 1995-09-06 | 1997-03-18 | Nec Corp | 電極・配線形成方法 |
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