JPH04162432A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04162432A JPH04162432A JP28668590A JP28668590A JPH04162432A JP H04162432 A JPH04162432 A JP H04162432A JP 28668590 A JP28668590 A JP 28668590A JP 28668590 A JP28668590 A JP 28668590A JP H04162432 A JPH04162432 A JP H04162432A
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、絶縁体上での半導体装置の製造方法に関し、
特に低抵抗の半導体層を有する半導体装置の製造方法に
関する。
特に低抵抗の半導体層を有する半導体装置の製造方法に
関する。
［従来の技術］
従来から、絶縁体上に半導体装置、例えば、ＭＯＳ）ラ
ンジスタを形成する際には第２図に示すような製造方法
が知られている。まず、 （ａ）に示すように絶縁体１
上に半導体膜となる多結晶シリコン膜２とゲート絶縁膜
となる二酸化シリコン（ＳｉＯ２）膜３を形成し、将来
ゲート領域４となるｎ型多結晶シリコン膜のパターンを
形成する。
ンジスタを形成する際には第２図に示すような製造方法
が知られている。まず、 （ａ）に示すように絶縁体１
上に半導体膜となる多結晶シリコン膜２とゲート絶縁膜
となる二酸化シリコン（ＳｉＯ２）膜３を形成し、将来
ゲート領域４となるｎ型多結晶シリコン膜のパターンを
形成する。
（ｂ）に示すように、多結晶シリコン膜２にｎ型シリコ
ン層を形成するために、リン（Ｐ）イオン５などを全面
にイオン注入する。 （Ｃ）に示すようにｅ ｏ ｏ
’ｃ以上の温度で電気炉でアニールしてイオン注入した
リンを活性化し、低抵抗のｎ型シリコン層であるソース
領域６、ドレイン領域７を形成する。さらに、 （ｄ）
に示すように全面に二酸化シリコン膜８を堆積し、ソー
ス領域６およびドレイン領域７上にコンタクトホールを
形成した後、アルミニウム（Ａｌ）などで引出し電極９
を形成する。そして４００°Ｃ程度の熱処理を施して、
絶縁体上でのＭＯＳ）ランジスタ製造の基本的なプロセ
スを完了する。なお、ｐ型シリコン層を形成するために
は、リンイオンなどの代わりにホウ素（Ｂ）イオンのイ
オン注入を行っている。
ン層を形成するために、リン（Ｐ）イオン５などを全面
にイオン注入する。 （Ｃ）に示すようにｅ ｏ ｏ
’ｃ以上の温度で電気炉でアニールしてイオン注入した
リンを活性化し、低抵抗のｎ型シリコン層であるソース
領域６、ドレイン領域７を形成する。さらに、 （ｄ）
に示すように全面に二酸化シリコン膜８を堆積し、ソー
ス領域６およびドレイン領域７上にコンタクトホールを
形成した後、アルミニウム（Ａｌ）などで引出し電極９
を形成する。そして４００°Ｃ程度の熱処理を施して、
絶縁体上でのＭＯＳ）ランジスタ製造の基本的なプロセ
スを完了する。なお、ｐ型シリコン層を形成するために
は、リンイオンなどの代わりにホウ素（Ｂ）イオンのイ
オン注入を行っている。
［発明が解決しようとする課題］
しかしながら、上記従来の製造方法では、低抵抗のシリ
コン層を形成するためには、リンなどのｎ型不純物元素
あるいはホウ素などのｎ型不純物元素をイオン注入した
後、注入した不純物元素を活性化するたゝめに６００°
Ｃ以上の電気炉アニールが必要である。このため、使用
できる絶縁体は単結晶シリコンの表面を熱酸化して形成
した二酸化シリコン膜あるいは石英ガラスなどの高軟化
点の絶縁材料などに限定され、安価な絶縁体であるソー
ダライムガラス等は使用できなかった。
コン層を形成するためには、リンなどのｎ型不純物元素
あるいはホウ素などのｎ型不純物元素をイオン注入した
後、注入した不純物元素を活性化するたゝめに６００°
Ｃ以上の電気炉アニールが必要である。このため、使用
できる絶縁体は単結晶シリコンの表面を熱酸化して形成
した二酸化シリコン膜あるいは石英ガラスなどの高軟化
点の絶縁材料などに限定され、安価な絶縁体であるソー
ダライムガラス等は使用できなかった。
本発明は、上記問題点を解決するためになされたもので
あって、高温でのアニールを必要としない半導体装置の
製造方法を提供することを目的とする。
あって、高温でのアニールを必要としない半導体装置の
製造方法を提供することを目的とする。
［課題を解決するための手段］
請求項（１）の半導体装置の製造方法は、不純物元素を
含む半導体層を有する半導体装置を絶縁体上に製造する
方法において、イオン注入して半導体層を低抵抗化する
ことを特徴とする請求項（２）の半導体装置の製造方法
は、該不純物元素の半導体層への添加をイオン注入法で
行うことを特徴とする 請求項（３）の半導体装置の製造方法は、低抵抗化され
た該半導体層が、第１伝導型の半導体層、あるいは第１
伝導型の半導体層および第２伝導型の半導体層であるこ
とを特徴とする 請求項（４）の半導体装置の製造方法は、低紙抗化され
た該半導体層が配線および／または抵抗であることを特
徴とする 請求項（５）の半導体装置の製造方法は、該イオン注入
の際に、該絶縁体の軟化点以下の温度で基板を加熱する
ことを特徴とする。
含む半導体層を有する半導体装置を絶縁体上に製造する
方法において、イオン注入して半導体層を低抵抗化する
ことを特徴とする請求項（２）の半導体装置の製造方法
は、該不純物元素の半導体層への添加をイオン注入法で
行うことを特徴とする 請求項（３）の半導体装置の製造方法は、低抵抗化され
た該半導体層が、第１伝導型の半導体層、あるいは第１
伝導型の半導体層および第２伝導型の半導体層であるこ
とを特徴とする 請求項（４）の半導体装置の製造方法は、低紙抗化され
た該半導体層が配線および／または抵抗であることを特
徴とする 請求項（５）の半導体装置の製造方法は、該イオン注入
の際に、該絶縁体の軟化点以下の温度で基板を加熱する
ことを特徴とする。
本発明においては、半導体膜中の不純物元素を従来より
も低温で活性化して低抵抗の半導体層を得るために、イ
オン注入法を用いている。
も低温で活性化して低抵抗の半導体層を得るために、イ
オン注入法を用いている。
注入するイオン種としては、半導体層（膜）の構成元素
あるいは半導体層（膜）に悪影響を及ぼさない元素が好
ましく、シリコン半導体層（膜）ではシリコンの他に希
ガスが例示でき、化合物半導体では構成元素（例えば、
ＧａＡＳ半導体ではＧａおよびＡｓ）の他に希ガスが例
示できる。なお、例えばシリコン半導体層（膜）では、
酸素および窒素のようにシリコンと反応して化合物を形
成するような元素および、重金属元素のようζ４シリコ
ン半導体層（膜）の特性を悪化させる元素は好ましくな
い。
あるいは半導体層（膜）に悪影響を及ぼさない元素が好
ましく、シリコン半導体層（膜）ではシリコンの他に希
ガスが例示でき、化合物半導体では構成元素（例えば、
ＧａＡＳ半導体ではＧａおよびＡｓ）の他に希ガスが例
示できる。なお、例えばシリコン半導体層（膜）では、
酸素および窒素のようにシリコンと反応して化合物を形
成するような元素および、重金属元素のようζ４シリコ
ン半導体層（膜）の特性を悪化させる元素は好ましくな
い。
また、イオンの加速エネルギーおよび注入量は、所望の
注入深さおよび半導体層（膜）の膜種等により必要に応
じて調整できるが、通常各々、加速エネルギー１ ｋ
ｅ Ｖ −５Ｍ ｅ Ｖ、注入量１×１０１４〜ｌＸｌ
０１＆個／ｃｍ２が好ましい。ここで、イオン注入の深
さは、半導体層（膜）よりも深い位置にイオンが注入さ
れるようにすることが好ましいが、イオン注入の深さを
浅（して半導体層（膜）の表層だけにイオン注入を行っ
ても、イオンが注入される深さまでは本発明の効果が現
れる。また、イオンの注入量は不純物元素の活性化が起
こり半導体層（膜）が所望の抵抗値まで低抵抗化される
までの量であることが好ましく、これよりも少ないと不
純物元素の活性化が不十分であるため本発明の効果が現
れに（い。
注入深さおよび半導体層（膜）の膜種等により必要に応
じて調整できるが、通常各々、加速エネルギー１ ｋ
ｅ Ｖ −５Ｍ ｅ Ｖ、注入量１×１０１４〜ｌＸｌ
０１＆個／ｃｍ２が好ましい。ここで、イオン注入の深
さは、半導体層（膜）よりも深い位置にイオンが注入さ
れるようにすることが好ましいが、イオン注入の深さを
浅（して半導体層（膜）の表層だけにイオン注入を行っ
ても、イオンが注入される深さまでは本発明の効果が現
れる。また、イオンの注入量は不純物元素の活性化が起
こり半導体層（膜）が所望の抵抗値まで低抵抗化される
までの量であることが好ましく、これよりも少ないと不
純物元素の活性化が不十分であるため本発明の効果が現
れに（い。
以上では、予め半導体層（膜）に含まれている不純物元
素をイオン注入法で活性化して低抵抗の半導体層（膜）
を形成することについて説明したが、真性半導体層（膜
）にｐ型あるいはｐ型の不純物元素をイオン注入し、イ
オン注入だけで不純物元素の添加と該不純物元素の活性
化を行っても良い。例えば、ノンドープのシリコン半導
体層（膜）にリンイオンあるいはホウ素イオンをイオン
注入して、イオン注入だけで低抵抗のｎ型シリコン層あ
るいはｎ型シリコン層を形成しても良い。
素をイオン注入法で活性化して低抵抗の半導体層（膜）
を形成することについて説明したが、真性半導体層（膜
）にｐ型あるいはｐ型の不純物元素をイオン注入し、イ
オン注入だけで不純物元素の添加と該不純物元素の活性
化を行っても良い。例えば、ノンドープのシリコン半導
体層（膜）にリンイオンあるいはホウ素イオンをイオン
注入して、イオン注入だけで低抵抗のｎ型シリコン層あ
るいはｎ型シリコン層を形成しても良い。
また、イオン注入の際に、基板となる絶縁体の軟化点以
下の温度で基板の加熱を行っても良い。
下の温度で基板の加熱を行っても良い。
本発明に用いる絶縁体としては、従来から用いられてい
る単結晶シリコンの表面を熱酸化して形成した二酸化シ
リコン膜および石英ガラスなどの他にも、何れの絶縁体
も使用でき、特に、ソーダライムガラスは安価であるこ
とから工業的にも好ましい。
る単結晶シリコンの表面を熱酸化して形成した二酸化シ
リコン膜および石英ガラスなどの他にも、何れの絶縁体
も使用でき、特に、ソーダライムガラスは安価であるこ
とから工業的にも好ましい。
［作用］
本発明は、従来の製造方法で絶縁体上に半導体装置を作
製する場合に、高軟化点の絶縁体が用いられ、ソーダラ
イムガラス等の低軟化点の絶縁体が用いられない理由が
、ｎ型およびｐ型不純物元素を活性化する際の温度が６
００ ’Ｃ以上と高いことに鑑みなされたものであって
、本発明によればｎ型およびｐ型不純物元素の活性化を
イオン注入法で行っているため、熱処理を用いることな
くｎ型およびｐ型半導体層を形成することができる。
製する場合に、高軟化点の絶縁体が用いられ、ソーダラ
イムガラス等の低軟化点の絶縁体が用いられない理由が
、ｎ型およびｐ型不純物元素を活性化する際の温度が６
００ ’Ｃ以上と高いことに鑑みなされたものであって
、本発明によればｎ型およびｐ型不純物元素の活性化を
イオン注入法で行っているため、熱処理を用いることな
くｎ型およびｐ型半導体層を形成することができる。
［実施例コ
以下に実施例を挙げて、本発明をより具体的に説明する
。
。
第１図は本発明の一実施例によるＭＯＳ）ランジスタの
製造方法を示す断面図である。
製造方法を示す断面図である。
（ａ）に示すように、Ｎａ２Ｏを１３％含むソーダライ
ムガラスの表面に二酸化シリコン膜を１μｍ堆積した絶
縁体１０の上に、半導体膜となる非晶質シリコン膜をス
パッタ法などで１１００ｎ堆積した後、シリコンイオン
を全面に１００ｋｅＶの加速エネルギーで１０μＡ ／
ｃ ｍ ２のビーム電流密度で１．Ｘ１０’７個／ｃ
ｍ２イオン注入して該非晶質シリコン膜を多結晶化し、
写真製版技術を用いて多結晶シリコン膜２のパターンを
形成し、ゲート絶縁膜となる二酸化シリコン膜３を基板
加熱温度４００ ’ＣでＣＶＤ法などで１１００ｎ堆積
し、さらに、リンを１％含むｎ型非晶質シリコン膜をス
パッタ法などで３００ｎｍ堆積した後、写真製版技術を
用いて、将来ゲート領域となるリンを含むｎ型非晶質シ
リコン膜１１のパターンを形成した。 （ｂ）に示すよ
うに、ｎ型の不純物層を形成するために、リンイオン５
を全面に１３０ｋｅＶの加速エネルギーで５Ｘ１０１５
個／ｃｍ２イオン注入した。この加速エネルギーでは、
リンイオン５は二酸化シリコン膜３を介して多結晶シリ
コン膜２にイオン注入される。同時に、ｎ型非晶質シリ
コン膜１１にもイオン注入されるが、ｎ型非晶質シリコ
ン膜１１の直下の二酸化シリコン膜３および多結晶シリ
コン膜２にはイオン注入されない。
ムガラスの表面に二酸化シリコン膜を１μｍ堆積した絶
縁体１０の上に、半導体膜となる非晶質シリコン膜をス
パッタ法などで１１００ｎ堆積した後、シリコンイオン
を全面に１００ｋｅＶの加速エネルギーで１０μＡ ／
ｃ ｍ ２のビーム電流密度で１．Ｘ１０’７個／ｃ
ｍ２イオン注入して該非晶質シリコン膜を多結晶化し、
写真製版技術を用いて多結晶シリコン膜２のパターンを
形成し、ゲート絶縁膜となる二酸化シリコン膜３を基板
加熱温度４００ ’ＣでＣＶＤ法などで１１００ｎ堆積
し、さらに、リンを１％含むｎ型非晶質シリコン膜をス
パッタ法などで３００ｎｍ堆積した後、写真製版技術を
用いて、将来ゲート領域となるリンを含むｎ型非晶質シ
リコン膜１１のパターンを形成した。 （ｂ）に示すよ
うに、ｎ型の不純物層を形成するために、リンイオン５
を全面に１３０ｋｅＶの加速エネルギーで５Ｘ１０１５
個／ｃｍ２イオン注入した。この加速エネルギーでは、
リンイオン５は二酸化シリコン膜３を介して多結晶シリ
コン膜２にイオン注入される。同時に、ｎ型非晶質シリ
コン膜１１にもイオン注入されるが、ｎ型非晶質シリコ
ン膜１１の直下の二酸化シリコン膜３および多結晶シリ
コン膜２にはイオン注入されない。
（Ｃ）に示すように多結晶シリコン膜２およびｎ型非晶
質シリコン膜１１に含まれるリンを活性化するために、
シリコンイオン１２を全面に１８０ｋｅＶの加速エネル
ギーで５μＡ／ｃｍ２のビーム電流密度でＩＸ’ｌ０１
７個／ｃｍ２イオン注入した。
質シリコン膜１１に含まれるリンを活性化するために、
シリコンイオン１２を全面に１８０ｋｅＶの加速エネル
ギーで５μＡ／ｃｍ２のビーム電流密度でＩＸ’ｌ０１
７個／ｃｍ２イオン注入した。
このシリコンイオン１２のイオン注入により、リンイオ
ン５をイオン注入された多結晶シリコン膜２のシート抵
抗は１０７Ω／口から１０２Ω／口に低下し、また、ｎ
型非晶質シリコン膜１１のシート抵抗も１０７Ω／口か
ら５０Ω／口に低下し、低抵抗のｎ型シリコン層である
ソース領域６、ドレイン領域７、ゲート領域４が形成で
きた。さらに、（ｄ）に示すように全面に二酸化シリコ
ン膜８を基板加熱温度４００°ｃでＣＶＤ法などで３ｏ
ｏｎｍ堆積し、ソース領域６およびドレイン領域７上に
コンタクトホールを形成した後、アルミニウムで引出し
電極９を形成した。そして４００ ’Ｃ程度の熱処理を
施して、絶縁体ｌｏ上でのＭＯＳトランジスタの製造を
完了した。本発明の実施例では、イオン注入による基板
の加熱温度は４００ ’Ｃ以下であり、全工程を４００
’Ｃ以下で行えている。
ン５をイオン注入された多結晶シリコン膜２のシート抵
抗は１０７Ω／口から１０２Ω／口に低下し、また、ｎ
型非晶質シリコン膜１１のシート抵抗も１０７Ω／口か
ら５０Ω／口に低下し、低抵抗のｎ型シリコン層である
ソース領域６、ドレイン領域７、ゲート領域４が形成で
きた。さらに、（ｄ）に示すように全面に二酸化シリコ
ン膜８を基板加熱温度４００°ｃでＣＶＤ法などで３ｏ
ｏｎｍ堆積し、ソース領域６およびドレイン領域７上に
コンタクトホールを形成した後、アルミニウムで引出し
電極９を形成した。そして４００ ’Ｃ程度の熱処理を
施して、絶縁体ｌｏ上でのＭＯＳトランジスタの製造を
完了した。本発明の実施例では、イオン注入による基板
の加熱温度は４００ ’Ｃ以下であり、全工程を４００
’Ｃ以下で行えている。
この後、ＭＯＳトランジスタの電気特性を測定したとこ
ろ、本実施例で説明したソーダライムガラス上のＭＯＳ
）ランジスタは、石英ガラス上で８００°Ｃの熱処理に
より従来法で製造したＭＯＳトランジスタと同等の特性
が得られていた。
ろ、本実施例で説明したソーダライムガラス上のＭＯＳ
）ランジスタは、石英ガラス上で８００°Ｃの熱処理に
より従来法で製造したＭＯＳトランジスタと同等の特性
が得られていた。
なお、本実施例ではＭＯＳ）ランジスクを例にしてトラ
ンジスタの製造方法について説明したが、低抵抗のシリ
コン層であるソース領域６、ドレイン領域７およびゲー
ト領域４の形成と同時あるいは別々に配線および／また
は抵抗となるシリコン層を形成することもできる。また
、本実施例では゛第１伝導型の半導体層を用いたＭＯＳ
）ランジスタについて説明したが、ＭＯＳトランジスタ
以外にも例えば第１伝導型の半導体層および第２伝導型
の半導体層を用いた０ＭＯ８（相補形ＭＯ８）トランジ
スタおよびバイポーラトランジスタにも本発明が使用で
きるのは明かである。また、本実施例では半導体膜とし
てシリコン半導体を用いた場合について説明したが、Ｇ
ａＡＳ等の化合物系半導体にも本発明が使用できるのは
明かである。
ンジスタの製造方法について説明したが、低抵抗のシリ
コン層であるソース領域６、ドレイン領域７およびゲー
ト領域４の形成と同時あるいは別々に配線および／また
は抵抗となるシリコン層を形成することもできる。また
、本実施例では゛第１伝導型の半導体層を用いたＭＯＳ
）ランジスタについて説明したが、ＭＯＳトランジスタ
以外にも例えば第１伝導型の半導体層および第２伝導型
の半導体層を用いた０ＭＯ８（相補形ＭＯ８）トランジ
スタおよびバイポーラトランジスタにも本発明が使用で
きるのは明かである。また、本実施例では半導体膜とし
てシリコン半導体を用いた場合について説明したが、Ｇ
ａＡＳ等の化合物系半導体にも本発明が使用できるのは
明かである。
［発明の効果］
本発明によれば、イオン注入法を用いて半導体膜中の不
純物元素を従来よりも低温で活性化して絶縁体上に低抵
抗のｎ型およびｐ型半導体層を形成できる。したがって
、ソーダライムガラス等のように安価で低軟化点の絶縁
体上に半導体装置を製造することができる。
純物元素を従来よりも低温で活性化して絶縁体上に低抵
抗のｎ型およびｐ型半導体層を形成できる。したがって
、ソーダライムガラス等のように安価で低軟化点の絶縁
体上に半導体装置を製造することができる。
【図面の簡単な説明】
第１図は本発明の一実施例によるＭＯＳ）ランジスタの
製造方法を示す断面図、第２図は従来のＭＯＳトランジ
スタの製造方法を示す断面図である。 図中、■および１０は絶縁体、２は多結晶シリコン膜、
３および８は二酸化シリコン膜、４はゲート領域、５は
リンのイオン、６はソース領域、７はドレイン領域、９
は引出し電極、１１はｎ型非晶質シリコン膜、１２はシ
リコンのイオンを示す。 第１図 第２図
製造方法を示す断面図、第２図は従来のＭＯＳトランジ
スタの製造方法を示す断面図である。 図中、■および１０は絶縁体、２は多結晶シリコン膜、
３および８は二酸化シリコン膜、４はゲート領域、５は
リンのイオン、６はソース領域、７はドレイン領域、９
は引出し電極、１１はｎ型非晶質シリコン膜、１２はシ
リコンのイオンを示す。 第１図 第２図
Claims (5)
- （１）不純物元素を含む半導体層を有する半導体装置を
絶縁体上に製造する方法において、イオン注入して半導
体層を低抵抗化することを特徴とする半導体装置の製造
方法。 - （２）該不純物元素の半導体層への添加をイオン注入法
で行うことを特徴とする特許請求の範囲第１項記載の半
導体装置の製造方法。 - （３）低抵抗化された該半導体層が、第１伝導型の半導
体層、あるいは第１伝導型の半導体層および第２伝導型
の半導体層であることを特徴とする特許請求の範囲第１
項または第２項記載の半導体装置の製造方法。 - （４）低抵抗化された該半導体層が配線および／または
抵抗であることを特徴とする特許請求の範囲第１項また
は第２項記載の半導体装置の製造方法。 - （５）該イオン注入の際に、該絶縁体の軟化点以下の温
度で基板を加熱することを特徴とする特許請求の範囲第
１項または第２項記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2286685A JP3070088B2 (ja) | 1990-10-24 | 1990-10-24 | 半導体装置の製造方法 |
| DE4135147A DE4135147A1 (de) | 1990-10-24 | 1991-10-24 | Halbleitereinrichtung und verfahren zu ihrer herstellung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2286685A JP3070088B2 (ja) | 1990-10-24 | 1990-10-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04162432A true JPH04162432A (ja) | 1992-06-05 |
| JP3070088B2 JP3070088B2 (ja) | 2000-07-24 |
Family
ID=17707649
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2286685A Expired - Fee Related JP3070088B2 (ja) | 1990-10-24 | 1990-10-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3070088B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5904513A (en) * | 1994-10-24 | 1999-05-18 | Micron Technology, Inc. | Method of forming thin film transistors |
-
1990
- 1990-10-24 JP JP2286685A patent/JP3070088B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5904513A (en) * | 1994-10-24 | 1999-05-18 | Micron Technology, Inc. | Method of forming thin film transistors |
| US5936262A (en) * | 1994-10-24 | 1999-08-10 | Micron Technology, Inc. | Thin film transistors |
| US6017782A (en) * | 1994-10-24 | 2000-01-25 | Micron Technology, Inc. | Thin film transistor and method of forming thin film transistors |
| US6214652B1 (en) | 1994-10-24 | 2001-04-10 | Micron Technology, Inc. | Thin film transistors and method of forming thin film transistors |
| US6420219B2 (en) | 1994-10-24 | 2002-07-16 | Micron Technology, Inc. | Thin film transistors and method of forming thin film transistors |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3070088B2 (ja) | 2000-07-24 |
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