JPH04162748A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体集積回路に関し、特に製品の品種系列中
に異なる記憶容量のメモリを内蔵している半導体集積回
路に関する。

口従来の技術］ 半導体集積回路、例えばシングルチップマイクロ、コン
ピュータなどは、内蔵されているメモリの記憶容量の相
異等によって同一製品中に一連の品種系列を持っている
ものがある。

例えば、シングルチップマイクロコンピュータは内臓す
るメモリかブロクラマブルなＰＲＯＭ版と、製造工程で
一使用されるマスクで書き込まれるマスクＲＯＭ版とが
ある。

一般にＰ　ＲＯＭ版は、大量生産に適したマスクＲＯＭ
版に比べて市場規模が小さい。そのため、メモリ記憶容
量の大小により品種系列を有しているものの、開発コス
トをかけて別々にマスクを゛作成すると各品種の製造原
価が高くなるので、最大記憶容量のメモリ回路を設計し
ておき、アルミの配線工程でその記憶容量を適宜現象さ
せて品種系列を形成していた。

［発明が解決しようとする課題］ 上述した従来の半導体集積回路では、アルミの配線工程
でＦＲＯＭの記憶容量を決定していたので、配線工程の
完了時には、ＰＲＯＭとして機能するセルは固定的に確
定してることになる。従って、この確定したＦＲＯＭエ
リアに不良ビットが存在している場合、そのチップ自体
が不良チップとなり、破棄されてしまうという問題点か
あフた。

特に、Ｆ　ＲＯＭなどのメモリセルは繰り返し部が多く
、チップサイズを小さくするために、一番微細なパター
ンとなっているので、半導体基板への拡散不良等による
影響はこのメモリセルに対して多く発生し、チップ上で
面積専有率の高いメモリ部の不良による製品不良率が高
い。

そこで、本発明の目的はチップ形成後に不良ビットがあ
った場合に、メモリエリアとして不良ビットがある部分
以外を用いることで、メモリサイズを小さくした別品種
として使用可能とすることによりチップを有効とする半
導体集積回路を提供することにある。

［課題を解決するための手段］ 本発明の要旨は、アドレス可能な複数のメモリセルて構
成されたメモリ回路と、アドレス信号に基づきメモリ回
路中のメモリセルを選択的に活性１ヒするアドレスデコ
ーダとを備えた半導体集積回路において、固定的に与え
られた選択データに基づきアドレス信号をそのままアド
レスデコーダに供給するか、アドレス信号のビットを変
更し・てアドレスデコーダここ供給するアドレス固定回
路を設けたことである。

［発明の作用コ アドレス信号が供給されると、アドレス固定回路は固定
的に記憶している選択データに基づき、そのままアドレ
スデコーダにアドレス信号を供給するか、アドレス信号
のビットを変更してアドレスデコーダに供給するかを決
定する。従って、アドレス信号に変更がなくても、選択
されるメモリセルを変更することができ、不良ビットへ
のアクセスを正常ビットへのアクセスに変更することが
できる。

［実施例コ 次に本発明の実施例について図面を参照して説明する。

第１図は本発明の一実施例を示すブロック図である。各
機能ブロックは同一基板上に形成されている。

本実施例は、特に制限されないが、８つのデータ入出力
端子ＤＯ〜Ｄ７を有し、８ビツト構成のデータの書き込
み及び読み出しが可能である。アドレス可能はＡＯ〜Ａ
１５の１６ビツトであり、６４にバイトのアドレスを指
定できるが３２にバイトと６４にバイトの２つのメモリ
サイズの品種を有しているものとする。

第１図において、１はアドレスバッファ、２はＹデコー
ダ、３はＸデコーダ、４はデータのリード・ライトバッ
ファ、５はＹセレクタ、６はメモリセル、７はアドレス
信号を不揮発性記憶装置の内容によりハイレベル、また
はロウレベルに固定するアドレス固定回路である。

第２図はアドレス固定回路７の一例を示す回路図である
。

第２図において、８，９は不揮発性の記憶装置であり、
レーザー光線の照射によって選択的に切断が行われるヒ
ユーズＦｌ、Ｆ２により、不揮発性の記憶を実現してい
る。ヒユーズＦ１はアドレス固定回路７を有効にするか
、無効にするかを記憶するものであり、その両端にはデ
イプレッション型のＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　１とＱ
２を介して電源電圧ＶＣＣと回路の接地電位に接続され
ている。ヒユーズＦ１が切断されないとき、ハイレベル
の信号を出力するが、ヒユーズＦ１が切断されると、低
レベル信号を出力ノードＮ２１に与える。そのためξこ
、上記デイプレッション型ＭＯＳ　Ｆ　Ｅ　Ｔ　Ｑ２の
コンダクタンスは、デイプレッション型Ｍ　ＯＳ　Ｆ　
Ｅ　Ｔ　Ｑ　１のコンダクタンスに比べて十分小さな値
に設定される。ヒユーズＦ２はアドレスを固定するレベ
ルを記憶するものであり、このヒユーズＦ２の両端に設
けられるデイプレッション型ＭＯ３ＦＥＴＱ３．Ｑ４も
上記ＭＯＳＦＥＴＱＬ　　Ｑ２と同様なコンダクタンス
比に設定されている。

次に、本実施例のアドレス固定回路７を利用し５て、チ
ップ形成後に利用する予定のメモリセル乞こ不良ビット
が発見されたとき、メモリ回路を良品にする方法を説明
する。

第１図に示した一実施例では、メモリセルの状態により
以下の４通りの場合が考えられる。まず１番目にメモリ
セル６の全領域に不良ビットがない場合は６４にパイ）
、、３２にバイト両方の記憶容量で使用可能である。６
４にバイト版として使用する時には第２図のヒユーズＦ
１を残しておく。

記憶装置８は高レベル信号でトランスファーゲー）ＴＩ
を動作させ、アドレス信号の最上位ビットＡ１５をその
ままＸデコーダ３に供給する。これによりアドレス信号
は第３図に示すビットパターンＮｏ、１となり、第１図
のＮ００１のアドレス範囲は指定可能となる。

一方、３２にバイト版として使用する時には第２図のヒ
ユーズＦ１を切断して出力ノードＮ２１を低レベルにす
ると、インバータｖ１はトランスファーゲー）Ｔ２を動
作させ記憶装置９の内容をアドレス信号の最上位ピッ）
Ａ１５とし・て出力する。この時、記憶装置９のヒユー
ズＦ２が切断されており、出力ノードＮ２２が低レベル
の時にはアドレス信号は第３図のビットパターンＮ００
２となり、第１図のＮｏ、　　２のアドレス範囲のみ指
定可能となる。

次に記憶装ａ９のヒユーズＦ２が未切断て出力ノードＮ
２２が高レベルの時には、アドレス信号は第３図のビッ
トパターンＮ００３となり、第１図中のＮ０９３のアド
レス範囲のみ指定可能となる。

以上、低レベル、高レベルのいずれの値でも３２にバイ
ト分のアドレス範囲のみ指定可能となる。

２番目にメモリセルのうち、第１図のＮ００２のアドレ
ス範囲に不良ビットがある場合には、３２にバイト版と
してのみ使用可能となる。その方法は記憶装置８のヒユ
ーズＦｌを切断し、記憶装置９のヒユーズＦ２を切断し
ない状態とする。これにより、トランスファーゲートＴ
ｌはオフしたままでトランスファーゲートＴ２がオンし
、記憶装置９から出力される高レベル信号がアドレス信
号の最上位ビットＡ１５となり、第３図のビットパター
ンＮ帆３となる。したがって第１図のＮ０８３のアドレ
ス範囲のみ指定可能となる。

３番目にメモリセルのうち第１図のアドレス範囲Ｎ００
３の部分に不良ビットがある場合も、３２系バイト版と
してのみ使用可能となる。その方法はヒユーズＦ１およ
びヒユーズＦ２を切断した状態とする。これにより、ト
ランスファーゲートＴ１がオフした時トランスファーゲ
ートＴ２がオンし、記憶Ｈ置９の出力である低レベル信
号がアドレス信号の最上位ピッ）Ａ１５となり、第３図
のビットパターンＮＯ１２がＸデコーダ３に供給される
。したがって、第１図のアドレス範囲Ｎ００２のみ指定
可能となる。

４番目に第１図のメモリセルのうちＮ００２およびＮ０
０３の部分のどちらにも不良ビットがある場合には、８
４にパイ）、３２にバイトのどちらのメモリサイズの品
種にも使用不可能となる。

以上のように４通りの場合のうち４番目の場合をのぞい
ては、不良ビットがあったとしてもメモリ回路を有効と
することができる。

本実施例ではアドレス信号の最上位ピッ）Ａ１５のみに
本発明を適用したが、他のアドレス信号のビットにも、
適用するこにとより１６に、８Ｋ。

・・・とメモリサイズを決めることができる。その時は
、前記の４番目の場合のような全てのメモリエリアに不
良ビットがある可能性は少なくなり、メモリ回路を有効
とてきる範囲も高くなる。

［発明の効果］ 以上説明したように本発明によれば、アドレス固定回路
によりチップ形成後にメモリサイズを決定するようにし
たので、メモリセルのある領域に不良ビットがあったと
しても、その領域を不使用とすることで、メモリ回路を
不良ビットから救済するとかできる。また、同じマスク
により違ったメモリサイズの品種をつくることができる
ので、開発コストおよび量産コストを下げることができ
る。

【図面の簡単な説明】

第１図は一実施例を示すブロック図、第２図は一実施例
のアドレス固定回路を示す回路図、第３図は一実施例の
アドレス信号のビット配列を示す図である。 １・・・・・・アドレスバッファ、 ２・・・・・・Ｙデコーダ、 ３・・・・・・Ｘデコーダ、 ４・・・・・・データのリード・ライトバッファ、５・
・・・・・Ｙセレクタ、 ６・・・・・・メモリセル、 ７・・・・・・アドレス固定回路、 ８．９・・・・不揮発性の記憶Ｈ置、 ＡＯ−Ａ１５・・・・アドレス信号、 ＤＯ〜Ｄ７・・・・・データ信号、 Ａ１５・・・・・・・アドレス固定回路の入力信号、Ａ
１５゛　　・・・・・・アドレス固定回路の出力信号、
Ｎ２１．　　Ｎ２２・・・・出力ノード、Ｑｌ、　　Ｑ
２．　　Ｑ３．　　Ｑ４・・・・デイプレッション型Ｍ
Ｏ３Ｆ’ＥＴ、 Ｆｌ、Ｆ２・・・・・・・・ヒユーズ、ＴＩ、Ｔ２・・
・・・・・・トランスファーゲート、Ｖｌ・・・・・・
・・・・インバータ。 特許出願人　日本電気アイジ−マイコンシステム株式会
社

Claims (2)

【特許請求の範囲】
1. （１）アドレス可能な複数のメモリセルで構成されたメ
   モリ回路と、アドレス信号に基づきメモリ回路中のメモ
   リセルを選択的に活性化するアドレスデコーダとを備え
   た半導体集積回路において、固定的に与えられた選択デ
   ータに基づきアドレス信号をそのままアドレスデコーダ
   に供給するか、アドレス信号のビットを変更してアドレ
   スデコーダに供給するアドレス固定回路を設けたことを
   特徴とする半導体集積回路。
2. （２）上記アドレス固定回路は、ヒューズ素子の切断の
   有無に対応してアドレス信号のビット変更の要否を記憶
   する第１記憶装置と、ヒューズ素子の切断の有無に対応
   してアドレス信号の変更すべきビットの論理レベルを記
   憶する第２記憶装置を有する特許請求の範囲第１項記載
   の半導体集積回路。