JPH04162829A - Ａ／ｄ変換器 - Google Patents
Ａ／ｄ変換器Info
- Publication number
- JPH04162829A JPH04162829A JP28903190A JP28903190A JPH04162829A JP H04162829 A JPH04162829 A JP H04162829A JP 28903190 A JP28903190 A JP 28903190A JP 28903190 A JP28903190 A JP 28903190A JP H04162829 A JPH04162829 A JP H04162829A
- Authority
- JP
- Japan
- Prior art keywords
- current
- voltage
- converter
- source
- input terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000006243 chemical reaction Methods 0.000 claims abstract description 13
- 239000003990 capacitor Substances 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＡ／Ｄ変換器に関し、特に電流比較方式を用い
たモノリシックＩＣ化に適したＡ／Ｄ変換器に関する。
たモノリシックＩＣ化に適したＡ／Ｄ変換器に関する。
従来、かかるＡ／Ｄ変換器はＭＯＳＦＥＴを用いた逐次
比較型Ａ／Ｄ変換器が知られている。
比較型Ａ／Ｄ変換器が知られている。
第３図はかかる従来の一例を示すＡ／Ｄ変換器の回路図
である。
である。
第３図に示すように、従来のＡ／Ｄ変換器は、アナログ
入力端子１に接続された差動増幅器１９とＰチャンネル
（Ｐ ｃ ｈ） ＭＯＳ ）ランジスタ（Ｔｒ）Ｑｐｔ
およびＮ Ｃｈ ＭＯＳ Ｔ ｒ ＱＮＩ並びに抵抗Ｒ
で構成された電圧・電流変換部２と、電圧・電流変換部
２により変換された電流に連動して電流量が変化するＰ
ｃｈＭＯ８Ｔｒからなる第二の電流源６と、Ｎｃｈ Ｍ
Ｏ８Ｔｒ ＱＮ２１ＱＮ３から成る第一の出力駆動部
７と、Ｎｃｈ ＭＯ３Ｔ ｒ ＱＮ４． ＱＮ５か
らなる第二の圧力駆動部９と、６ｂｉｔ電流圧力型Ｄ／
Ａ変換器８と、アナログスイッチ１０およびコンパレー
タ１１と、これらアナログスイッチｌＯ等に接続された
基準電圧源１２及びパルス発生器１７と、コンパレータ
１１の出力側およびデジタル出力端子１４に接続された
逐次比較レジスタ１３と、差動入力Ｔｒ４の一入力端お
よび能動負荷Ｔｒ５間に接続された周波数補正用Ｔｒ１
５および容量１６と、第一および第二の圧力駆動部７，
９に接続された基準電圧源１８とから構成されている。
入力端子１に接続された差動増幅器１９とＰチャンネル
（Ｐ ｃ ｈ） ＭＯＳ ）ランジスタ（Ｔｒ）Ｑｐｔ
およびＮ Ｃｈ ＭＯＳ Ｔ ｒ ＱＮＩ並びに抵抗Ｒ
で構成された電圧・電流変換部２と、電圧・電流変換部
２により変換された電流に連動して電流量が変化するＰ
ｃｈＭＯ８Ｔｒからなる第二の電流源６と、Ｎｃｈ Ｍ
Ｏ８Ｔｒ ＱＮ２１ＱＮ３から成る第一の出力駆動部
７と、Ｎｃｈ ＭＯ３Ｔ ｒ ＱＮ４． ＱＮ５か
らなる第二の圧力駆動部９と、６ｂｉｔ電流圧力型Ｄ／
Ａ変換器８と、アナログスイッチ１０およびコンパレー
タ１１と、これらアナログスイッチｌＯ等に接続された
基準電圧源１２及びパルス発生器１７と、コンパレータ
１１の出力側およびデジタル出力端子１４に接続された
逐次比較レジスタ１３と、差動入力Ｔｒ４の一入力端お
よび能動負荷Ｔｒ５間に接続された周波数補正用Ｔｒ１
５および容量１６と、第一および第二の圧力駆動部７，
９に接続された基準電圧源１８とから構成されている。
尚、上述したＤ／Ａ変換器８は便宜上６ｂｌｔ分解能の
ものについて説明する。
ものについて説明する。
かかるＡ／Ｄ変換器において、アナログ入力端子１に印
加された電圧は電圧・電流変換部２により電圧・電流変
換される。この時、ＰｃｈＭＯ８ＴｒＱｐ＋および第二
の電流源６を構成するＰチャネルＭＯ８Ｔｒには、等し
い電流が流れるものとする。また、第一の電流源３．差
動入力Ｔｒ４、能動負荷Ｔｒ５．第５．電流源６．第一
の圧力駆動部７２周波数補正用Ｔｒ１５および周波数補
正用容量１６から成る回路は、基準電圧源１２の出力電
圧（Ｖ ｌ）が一定になるように第一の出力駆動部７を
形成するＮｃｈ ＭＯ８Ｔｒ ＱＮ２のドレイン端
子を制御している。
加された電圧は電圧・電流変換部２により電圧・電流変
換される。この時、ＰｃｈＭＯ８ＴｒＱｐ＋および第二
の電流源６を構成するＰチャネルＭＯ８Ｔｒには、等し
い電流が流れるものとする。また、第一の電流源３．差
動入力Ｔｒ４、能動負荷Ｔｒ５．第５．電流源６．第一
の圧力駆動部７２周波数補正用Ｔｒ１５および周波数補
正用容量１６から成る回路は、基準電圧源１２の出力電
圧（Ｖ ｌ）が一定になるように第一の出力駆動部７を
形成するＮｃｈ ＭＯ８Ｔｒ ＱＮ２のドレイン端
子を制御している。
一方、コンパレータ１１の入力端子をアナログスイッチ
１０及びパルス発生器１７からのパルスにより短絡させ
ているのは、ＮｃｈＭＯ８ＴｒＱＮ３及びＱＮｊから成
るカレントミラー回路に流れる電流を等しくするためで
ある。このアナログスイッチ１０によりコンパレータ１
１の入力端子を開放し、第二の出力駆動部９で流し込む
シンク電流とＤ／Ａ変換器８により流し出すドライブ電
流との差により、Ｎ ｃ ｈ ＭＯＳ Ｔ ｒ ＱＮ
＜のドレイン電位は基準電圧源１２の出力電圧■１を境
として振幅する。
１０及びパルス発生器１７からのパルスにより短絡させ
ているのは、ＮｃｈＭＯ８ＴｒＱＮ３及びＱＮｊから成
るカレントミラー回路に流れる電流を等しくするためで
ある。このアナログスイッチ１０によりコンパレータ１
１の入力端子を開放し、第二の出力駆動部９で流し込む
シンク電流とＤ／Ａ変換器８により流し出すドライブ電
流との差により、Ｎ ｃ ｈ ＭＯＳ Ｔ ｒ ＱＮ
＜のドレイン電位は基準電圧源１２の出力電圧■１を境
として振幅する。
上述したように、ｎビット分解能を持ったＡ／Ｄ変換器
であれば、上記の動作を逐次比較レジスタ１３を介して
ｎ回繰返すこととなっている。
であれば、上記の動作を逐次比較レジスタ１３を介して
ｎ回繰返すこととなっている。
上述した従来のＡ／Ｄ変換器は、第一の電流源３、差動
入力Ｔｒ ４．能動負荷Ｔｒ・５．ＰｃｈＭＯ８Ｔｒか
らなる第二の電流源６．出力駆動部７、周波数補正用Ｔ
ｒ １５．周波数補正用容量１６から成る帰還回路を構
成している。この帰還回路において、入力段における相
互フンダクタンスＧ、、１は次の（１）式で表わすこと
ができる。
入力Ｔｒ ４．能動負荷Ｔｒ・５．ＰｃｈＭＯ８Ｔｒか
らなる第二の電流源６．出力駆動部７、周波数補正用Ｔ
ｒ １５．周波数補正用容量１６から成る帰還回路を構
成している。この帰還回路において、入力段における相
互フンダクタンスＧ、、１は次の（１）式で表わすこと
ができる。
但し、μは移動度、ε。。はゲート酸化膜の比誘電率、
ｔ。、はゲート酸化膜の厚さ、Ｌ ＋ ｒ Ｗ＋ ｒＶ
Ｑ８１はそれぞれＰ Ｃｈ ＭＯＳ Ｔ ｒ Ｑｐ
ｔのゲート幅、ゲート長、ゲート・ソース間電圧、Ｖ７
ｐはＰｃｈＭＯ８Ｔｒのしきい値電圧である。
ｔ。、はゲート酸化膜の厚さ、Ｌ ＋ ｒ Ｗ＋ ｒＶ
Ｑ８１はそれぞれＰ Ｃｈ ＭＯＳ Ｔ ｒ Ｑｐ
ｔのゲート幅、ゲート長、ゲート・ソース間電圧、Ｖ７
ｐはＰｃｈＭＯ８Ｔｒのしきい値電圧である。
また、出力段における相互コンダクタンスＧ。２は、次
の（２）式で表わすことができる。
の（２）式で表わすことができる。
但し、Ｌ ２ 、 Ｗ２ ｒ ＶＯ５２はそれぞれＮｃ
ｈＭＯ３ＴｒＱＮｘのゲート幅、ゲート長、ゲート・ソ
ース間電圧、ＶＴ）ＪはＮｃｈ ＭＯ３Ｔｒのしきい値
電圧である。
ｈＭＯ３ＴｒＱＮｘのゲート幅、ゲート長、ゲート・ソ
ース間電圧、ＶＴ）ＪはＮｃｈ ＭＯ３Ｔｒのしきい値
電圧である。
ここで、ω、＝Ｇイ２／ＣＣ（ＣＣは周波数補正用容量
１６の容量値）の高周波領域では、周波数補正用容量１
６が出力駆動部７のＴｒＱＮｚのドレインとＴｒＱＮ３
のゲート間を短絡しはじめる。
１６の容量値）の高周波領域では、周波数補正用容量１
６が出力駆動部７のＴｒＱＮｚのドレインとＴｒＱＮ３
のゲート間を短絡しはじめる。
従って、初段の小信号電流はダイオード接続された出力
駆動部７を見込むインピーダンス（１１０，２）へ流れ
込むことになる。すなわち、この帯域での利得は、 になる。尚、ＡｚはＺｅｒｏ点における利得である。
駆動部７を見込むインピーダンス（１１０，２）へ流れ
込むことになる。すなわち、この帯域での利得は、 になる。尚、ＡｚはＺｅｒｏ点における利得である。
この回路のＺ ｅｒｏ点における安定条件は、で求めら
れるので、上述した（１）、 （２）式を（４）式に代
入すると、 になる。
れるので、上述した（１）、 （２）式を（４）式に代
入すると、 になる。
今、電圧・電流変換部２によって変換される電流をＩＬ
ＳＢ＝１μＡとすると、第３図に示す６ｂ ｉ ｔ Ａ
／ Ｄ変換器８ではアナログ入力端子１にフルスケー
ル電圧が印加された場合、電圧・電流変換部２によって
６４μＡの電流に変換されるので、ＰｃｈＭＯ８Ｔｒか
らなる第二の電流源６にも６４μＡの電流が流れる。こ
の時、差動入力Ｔｒ４のＱｐ４に流れる電流が１μＡに
なるように電流源３が設定され、ＴｒＱｐ４のパラメー
ターがＴｒ ＱＮ３と等しく設定されたとすると、上
述した帰還回路におけるＺｅｒｏ点での利得は次の（６
）式のようになり、安定している。
ＳＢ＝１μＡとすると、第３図に示す６ｂ ｉ ｔ Ａ
／ Ｄ変換器８ではアナログ入力端子１にフルスケー
ル電圧が印加された場合、電圧・電流変換部２によって
６４μＡの電流に変換されるので、ＰｃｈＭＯ８Ｔｒか
らなる第二の電流源６にも６４μＡの電流が流れる。こ
の時、差動入力Ｔｒ４のＱｐ４に流れる電流が１μＡに
なるように電流源３が設定され、ＴｒＱｐ４のパラメー
ターがＴｒ ＱＮ３と等しく設定されたとすると、上
述した帰還回路におけるＺｅｒｏ点での利得は次の（６
）式のようになり、安定している。
＝０．１２５＜０．３１６ ・・・・・・
（６）この状態でＡ／Ｄ変換を行なうと、デジタル出力
端子１４に６ｂｉｔのフルスケールコードが得られる。
（６）この状態でＡ／Ｄ変換を行なうと、デジタル出力
端子１４に６ｂｉｔのフルスケールコードが得られる。
次に、アナログ入力端子１にＩＬＳＢにあたる電圧が印
加されると、電圧・電流変換部２によって１μＡの電流
に変換され、ＰｃｈＭＯ８Ｔｒからなる第二の電流源６
にも１μＡの電流が流れる。この時、Ｎ ｃ ｈ ＭＯ
Ｓ Ｔ ｒ ＱＮ２のドレイン電位はＶ＋（一定）
に保たれながら、ＮｃｈＭＯ３Ｔｒ ＱＮ３に１μＡ
の電流が流れるようにゲート電位が変動する。ここでの
帰還回路による動作を式で表わすと、 すなわち、アナログ入力電圧がフルスケール値とゼロス
ケール値の間でω＝ Ｇ ｅ１２ ／ ｃ ｃの周期で
変動した場合、Ｎ ｃ ｈ ＭＯＳ Ｔ ｒ ＱＮ３
及びＱＮ５のゲート電極は発振してしまい、Ｄ／Ａ変換
器８から出力される電流とＴｒＱＮｓによって引っばる
電流の正確な比較ができず、ゼロスケール入力にもかか
わらず出力はゼロスケールエラーを含んだデジタル出力
波形になってしまう。
加されると、電圧・電流変換部２によって１μＡの電流
に変換され、ＰｃｈＭＯ８Ｔｒからなる第二の電流源６
にも１μＡの電流が流れる。この時、Ｎ ｃ ｈ ＭＯ
Ｓ Ｔ ｒ ＱＮ２のドレイン電位はＶ＋（一定）
に保たれながら、ＮｃｈＭＯ３Ｔｒ ＱＮ３に１μＡ
の電流が流れるようにゲート電位が変動する。ここでの
帰還回路による動作を式で表わすと、 すなわち、アナログ入力電圧がフルスケール値とゼロス
ケール値の間でω＝ Ｇ ｅ１２ ／ ｃ ｃの周期で
変動した場合、Ｎ ｃ ｈ ＭＯＳ Ｔ ｒ ＱＮ３
及びＱＮ５のゲート電極は発振してしまい、Ｄ／Ａ変換
器８から出力される電流とＴｒＱＮｓによって引っばる
電流の正確な比較ができず、ゼロスケール入力にもかか
わらず出力はゼロスケールエラーを含んだデジタル出力
波形になってしまう。
本発明の目的は、かかるゼロスケールからフルスケール
までの安定した電流を得ることにより、正確なＡ／Ｄ変
換を実現するＡ／Ｄ変換器を提供することにある。
までの安定した電流を得ることにより、正確なＡ／Ｄ変
換を実現するＡ／Ｄ変換器を提供することにある。
本発明のＡ／Ｄ変換器は、アナログ入力端子に接続され
た電圧・電流変換回路と、前記電圧・電流変換回路の電
流の変化に追従して電流が変化する第一の電流源と、前
記第一の電流源に接続された差動入力トランジスタと、
前記差動入力トランジスタのドレイン電極に接続された
能動負荷トランジスタと、前記差動入力トランジスタ及
び前記能動負荷トランジスタに接続された第一及び第二
の出力駆動部と、前記第一の出力駆動部のドレイン電極
に接続された第二の電流源と、前記第二の出力駆動部の
ドレイン電極に接続されたＤ／Ａ変換器と、前記差動入
力トランジスタの第一もしくは第二の入力端子および前
記第二の出力駆動部のドレイン電極間に接続されたアナ
ログスイッチおよびコンパレータと、前記コンパレータ
の一方の入力端子に接続された基準電圧源と、前記アナ
ログスイッチに接続されたパルス発生器と、前記コンパ
レーターの出力端子と前記Ｄ／Ａ変換器の入力端子及び
デジタル出力端子に接続された逐次比較レジスタとを有
して構成される。
た電圧・電流変換回路と、前記電圧・電流変換回路の電
流の変化に追従して電流が変化する第一の電流源と、前
記第一の電流源に接続された差動入力トランジスタと、
前記差動入力トランジスタのドレイン電極に接続された
能動負荷トランジスタと、前記差動入力トランジスタ及
び前記能動負荷トランジスタに接続された第一及び第二
の出力駆動部と、前記第一の出力駆動部のドレイン電極
に接続された第二の電流源と、前記第二の出力駆動部の
ドレイン電極に接続されたＤ／Ａ変換器と、前記差動入
力トランジスタの第一もしくは第二の入力端子および前
記第二の出力駆動部のドレイン電極間に接続されたアナ
ログスイッチおよびコンパレータと、前記コンパレータ
の一方の入力端子に接続された基準電圧源と、前記アナ
ログスイッチに接続されたパルス発生器と、前記コンパ
レーターの出力端子と前記Ｄ／Ａ変換器の入力端子及び
デジタル出力端子に接続された逐次比較レジスタとを有
して構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第一の実施例を示す逐次比較型Ａ／Ｄ
変換器の回路図である。
変換器の回路図である。
第１図に示すように、本実施例も便宜上６ｂｉｔ分解能
を持つＡ／Ｄ変換器について説明する。
を持つＡ／Ｄ変換器について説明する。
まず、本実施例のＡ／Ｄ変換器は、第一の電源■ｏ、お
よび第二の電源Ｖｓｓ間に接続されたＰｃｈＭＯ８Ｔ
ｒ Ｑｐ＋とＮ ｃ ｈ ＭＯＳ Ｔ ｒ ＱＮＩ
および抵抗Ｒと、アナログ入力端子ｌに接続された差動
増幅器１９とで構成された電圧・電流変換部２を有する
。この電圧・電流変換部２によって変換された電流に連
動してＰ ｃ ｈ Ｔ ｒ ＱＰ２からなる第一の
電流源３及びＰｃｈ ＭＯ８Ｔｒからなる第二の電流源
６の電流量が変化する。この第一の電流源３には、Ｐ
Ｃｈ ＭＯＳ Ｔ ｒ ＱＰ３． ＱＰ４から成る差
動入力Ｔｒ４を介してＮ ｃ ｈ Ｔ ｒ ＱＮ６
からなる能動負荷Ｔｒ５が接続される。また、第二の電
流源６には、Ｎ Ｃｈ Ｔ ｒ ＱＮ２ 、 ＱＮ
３からなる出力駆動部７と、周波数補正用容量１６およ
び周波数補正用Ｔｒ１５とが接続され、しかも差動入力
Ｔｒ４は能動負荷Ｔｒ５に接続される。また、６ｂｉｔ
電流出力型Ｄ／Ａ変換器８と、このＤ／Ａ変換器８に接
続されたＮｃｈ ＭＯ８Ｔｒ ＱＮ４゜Ｑ、、、から
成る出力駆動部９と、Ｄ／Ａ変換器８および差動入力Ｔ
ｒ４の一入力端に接続されたアナログスイッチＩＯおよ
びコンパレータ１１と、基準電圧源１２．１８とアナロ
グスイッチ１０に接続されたパルス発生器１７と、コン
パレータ１１の出力側およびデジタル出力端子１４に接
続された逐次比較レジスタ１３とを有している。
よび第二の電源Ｖｓｓ間に接続されたＰｃｈＭＯ８Ｔ
ｒ Ｑｐ＋とＮ ｃ ｈ ＭＯＳ Ｔ ｒ ＱＮＩ
および抵抗Ｒと、アナログ入力端子ｌに接続された差動
増幅器１９とで構成された電圧・電流変換部２を有する
。この電圧・電流変換部２によって変換された電流に連
動してＰ ｃ ｈ Ｔ ｒ ＱＰ２からなる第一の
電流源３及びＰｃｈ ＭＯ８Ｔｒからなる第二の電流源
６の電流量が変化する。この第一の電流源３には、Ｐ
Ｃｈ ＭＯＳ Ｔ ｒ ＱＰ３． ＱＰ４から成る差
動入力Ｔｒ４を介してＮ ｃ ｈ Ｔ ｒ ＱＮ６
からなる能動負荷Ｔｒ５が接続される。また、第二の電
流源６には、Ｎ Ｃｈ Ｔ ｒ ＱＮ２ 、 ＱＮ
３からなる出力駆動部７と、周波数補正用容量１６およ
び周波数補正用Ｔｒ１５とが接続され、しかも差動入力
Ｔｒ４は能動負荷Ｔｒ５に接続される。また、６ｂｉｔ
電流出力型Ｄ／Ａ変換器８と、このＤ／Ａ変換器８に接
続されたＮｃｈ ＭＯ８Ｔｒ ＱＮ４゜Ｑ、、、から
成る出力駆動部９と、Ｄ／Ａ変換器８および差動入力Ｔ
ｒ４の一入力端に接続されたアナログスイッチＩＯおよ
びコンパレータ１１と、基準電圧源１２．１８とアナロ
グスイッチ１０に接続されたパルス発生器１７と、コン
パレータ１１の出力側およびデジタル出力端子１４に接
続された逐次比較レジスタ１３とを有している。
かかるＡ／Ｄ変換器において、アナログ入力端子１に印
加された電圧は電圧・電流変換部２によって電流に変換
され、その電流と等しい電流がＰｃｈＭＯ８Ｔｒからな
る第二の電流源６にも流れるようになっている。また、
第一の電流源３は電圧・電流変換部２によって変換され
た電流に連動して電流量が変化するようになっている。
加された電圧は電圧・電流変換部２によって電流に変換
され、その電流と等しい電流がＰｃｈＭＯ８Ｔｒからな
る第二の電流源６にも流れるようになっている。また、
第一の電流源３は電圧・電流変換部２によって変換され
た電流に連動して電流量が変化するようになっている。
これら第一の電流源３．差動入力Ｔｒ ４．能動負荷Ｔ
ｒ５．Ｉｆｆ力駆動部７１周波数補正用Ｔｒ１５゜周波
数補正用容量１６からなる帰還回路出力駆動部７のＮ
ｃ ｈ ＭＯＳ Ｔ ｒ ＱＮ２のドレイン電位を
基準電圧源１２の出力電圧Ｖｔ（一定）に保つようにし
ている。
ｒ５．Ｉｆｆ力駆動部７１周波数補正用Ｔｒ１５゜周波
数補正用容量１６からなる帰還回路出力駆動部７のＮ
ｃ ｈ ＭＯＳ Ｔ ｒ ＱＮ２のドレイン電位を
基準電圧源１２の出力電圧Ｖｔ（一定）に保つようにし
ている。
以下、かかる帰還回路の動作について説明する。
ます、アナログ入力端子１にフルスケール電圧が印加さ
れた時、電圧・電流変換部２によって、従来例と同様、
６４μＡの電流に変換されるので、ＰｃｈＭＯ８Ｔｒか
らなる第二の電流源６にも６４μＡの電流が流れる。こ
の時、ＰｃｈＭＯ８Ｔｒ ＱＰ２からなる第一の電流
源には、２μＡの電流が流れ、Ｐ ｃ ｈ Ｔ ｒ
Ｑｐ３． ＱＰ４からなる差動入力Ｔｒ４およびＮＣ
ｈ Ｔ ｒ ＱＮ６からなる能動負荷Ｔｒ５のパラ
メーター設定が従来例と同じだとすると、ωｚ ＝Ｇ
＝、２／ Ｃｃでの利得は前述した（６）式と同じにな
り、最終的にデジタル圧力端子１４かう６ｂｉｔのフル
スケールコードが得られる。
れた時、電圧・電流変換部２によって、従来例と同様、
６４μＡの電流に変換されるので、ＰｃｈＭＯ８Ｔｒか
らなる第二の電流源６にも６４μＡの電流が流れる。こ
の時、ＰｃｈＭＯ８Ｔｒ ＱＰ２からなる第一の電流
源には、２μＡの電流が流れ、Ｐ ｃ ｈ Ｔ ｒ
Ｑｐ３． ＱＰ４からなる差動入力Ｔｒ４およびＮＣ
ｈ Ｔ ｒ ＱＮ６からなる能動負荷Ｔｒ５のパラ
メーター設定が従来例と同じだとすると、ωｚ ＝Ｇ
＝、２／ Ｃｃでの利得は前述した（６）式と同じにな
り、最終的にデジタル圧力端子１４かう６ｂｉｔのフル
スケールコードが得られる。
次に、アナログ入力端子１にＩＬＳＢにあたる電圧が印
加されると、電圧・電流変換部２によって１μＡの電流
に変換されるのでＰｃｈＭＯ８Ｔｒからなる第二の電流
源６にも１μＡの電流が流れる。この時、Ｐ ｃ ｈ
ＭＯＳ Ｔ ｒ ＱＰ２からなる第一の電流源３には
０．０３１２５μＡの電流が流れる。ここで、上述した
帰還回路によるω２−Ｇ、２／Ｃｏでの安定状態につい
て考えると、となり、安定な状態で動作できるので最終
的にゼロスケールからフルスケールまで安定したデジタ
ル圧力を得ることができる。
加されると、電圧・電流変換部２によって１μＡの電流
に変換されるのでＰｃｈＭＯ８Ｔｒからなる第二の電流
源６にも１μＡの電流が流れる。この時、Ｐ ｃ ｈ
ＭＯＳ Ｔ ｒ ＱＰ２からなる第一の電流源３には
０．０３１２５μＡの電流が流れる。ここで、上述した
帰還回路によるω２−Ｇ、２／Ｃｏでの安定状態につい
て考えると、となり、安定な状態で動作できるので最終
的にゼロスケールからフルスケールまで安定したデジタ
ル圧力を得ることができる。
第１図は本発明の第二の実施例を示すＡ／Ｄ変換器の回
路図である。
路図である。
ユ
第３図に示すように、本実施例はＰｃｈ ＴｒＱＰ２
からなる第一の電流源３と、Ｐｃｈ Ｔｒ ＱＰ３゜
ＱＰＩからなる差動入力Ｔｒ４と、Ｎ ｃ ｈ Ｔ
ｒ ＱＮ６゜Ｑ Ｎ７からなる能動負荷Ｔｒ２０とに
より構成した増幅回路が前述した第１図に示す第一の電
流源３と差動入力Ｔｒ４および能動負荷Ｔｒ５から成る
回路と同様の利得を得られるように設定されていれば、
前述した（６）式及び（８）式を満たすことができ、第
一の実施例と同様安定なＡ／Ｄ変換結果を得ることがで
きる。
からなる第一の電流源３と、Ｐｃｈ Ｔｒ ＱＰ３゜
ＱＰＩからなる差動入力Ｔｒ４と、Ｎ ｃ ｈ Ｔ
ｒ ＱＮ６゜Ｑ Ｎ７からなる能動負荷Ｔｒ２０とに
より構成した増幅回路が前述した第１図に示す第一の電
流源３と差動入力Ｔｒ４および能動負荷Ｔｒ５から成る
回路と同様の利得を得られるように設定されていれば、
前述した（６）式及び（８）式を満たすことができ、第
一の実施例と同様安定なＡ／Ｄ変換結果を得ることがで
きる。
以上説明したように、本発明のＡ／Ｄ変換器は、アナロ
グ入力端子に印加された電圧を電流に変換する電圧・電
流変換部と、その電流によって電流量の変化する第一及
び第二の電流源と、差動入力トランジスタおよび能動負
荷トランジスタと、Ｄ／Ａ変換器と、第一及び第二の出
力駆動部とを設けることにより、ゼロスケールからフル
スケールまで安定した電流を得ることができ、この電流
をＤ／Ａ変換器からの電流と比較することにより、正確
なＡ／Ｄ変換結果が得られるという効果がある。
グ入力端子に印加された電圧を電流に変換する電圧・電
流変換部と、その電流によって電流量の変化する第一及
び第二の電流源と、差動入力トランジスタおよび能動負
荷トランジスタと、Ｄ／Ａ変換器と、第一及び第二の出
力駆動部とを設けることにより、ゼロスケールからフル
スケールまで安定した電流を得ることができ、この電流
をＤ／Ａ変換器からの電流と比較することにより、正確
なＡ／Ｄ変換結果が得られるという効果がある。
第１図は本発明の第一の実施例を示す逐次比較型Ａ／Ｄ
変換器の回路図、第２図は本発明の第二の実施例を示す
逐次比較型Ａ／Ｄ変換器の回路図、第３図は従来の一例
を示す逐次比較型Ａ／Ｄ変換器の回路図である。 １・・・・・・アナログ入力端子、２・・・・・・電圧
・電流変換部、３，６・・・・・・電流源、４・・・・
・・差動入力Ｔｒ、５．２０・・・・・・能動負荷Ｔｒ
、７，９・・・・・・出力駆動部、８・・・・・・Ｄ／
Ａ変換器、１０・・・・・・アナログスイッチ、１１・
・・・・・コンパレータ、１２．１８・・・・・・基準
電圧源、１３・・・・・・逐次比較レジスタ、１４・・
・・・・テジタル出力端子、１５・・・・・・周波数補
正用Ｔｒ、１６・・・・・・周波数補正用容量、１７・
・・・・・パルス発生器、１９・・・・・・差動増幅器
、Ｃ１ｐｔ〜ＱＰ５・・・・・・ＰチャンネルＭＯ８Ｔ
ｒ、Ｑ、＋１〜ＱＮＴ・・・・・・ＮチャンネルＭＯ８
Ｔｒ、Ｒ・・・・・・抵抗。 代理人 弁理士 内 原 晋 第２図 第３図
変換器の回路図、第２図は本発明の第二の実施例を示す
逐次比較型Ａ／Ｄ変換器の回路図、第３図は従来の一例
を示す逐次比較型Ａ／Ｄ変換器の回路図である。 １・・・・・・アナログ入力端子、２・・・・・・電圧
・電流変換部、３，６・・・・・・電流源、４・・・・
・・差動入力Ｔｒ、５．２０・・・・・・能動負荷Ｔｒ
、７，９・・・・・・出力駆動部、８・・・・・・Ｄ／
Ａ変換器、１０・・・・・・アナログスイッチ、１１・
・・・・・コンパレータ、１２．１８・・・・・・基準
電圧源、１３・・・・・・逐次比較レジスタ、１４・・
・・・・テジタル出力端子、１５・・・・・・周波数補
正用Ｔｒ、１６・・・・・・周波数補正用容量、１７・
・・・・・パルス発生器、１９・・・・・・差動増幅器
、Ｃ１ｐｔ〜ＱＰ５・・・・・・ＰチャンネルＭＯ８Ｔ
ｒ、Ｑ、＋１〜ＱＮＴ・・・・・・ＮチャンネルＭＯ８
Ｔｒ、Ｒ・・・・・・抵抗。 代理人 弁理士 内 原 晋 第２図 第３図
Claims (1)
- アナログ入力端子に接続された電圧・電流変換回路と
、前記電圧・電流変換回路の電流の変化に追従して電流
が変化する第一の電流源と、前記第一の電流源に接続さ
れた差動入力トランジスタと、前記差動入力トランジス
タのドレイン電極に接続された能動負荷トランジスタと
、前記差動入力トランジスタ及び前記能動負荷トランジ
スタに接続された第一及び第二の出力駆動部と、前記第
一の出力駆動部のドレイン電極に接続された第二の電流
源と、前記第二の出力駆動部のドレイン電極に接続され
たＤ／Ａ変換器と、前記差動入力トランジスタの第一も
しくは第二の入力端子および前記第二の出力駆動部のド
レイン電極間に接続されたアナログスイッチおよびコン
パレータと、前記コンパレータの一方の入力端子に接続
された基準電圧源と、前記アナログスイッチに接続され
たパルス発生器と、前記コンパレーターの出力端子と前
記Ｄ／Ａ変換器の入力端子及びデジタル出力端子に接続
された逐次比較レジスタとを有することを特徴とするＡ
／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2289031A JP2710458B2 (ja) | 1990-10-26 | 1990-10-26 | Ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2289031A JP2710458B2 (ja) | 1990-10-26 | 1990-10-26 | Ａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04162829A true JPH04162829A (ja) | 1992-06-08 |
| JP2710458B2 JP2710458B2 (ja) | 1998-02-10 |
Family
ID=17737933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2289031A Expired - Lifetime JP2710458B2 (ja) | 1990-10-26 | 1990-10-26 | Ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2710458B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55153428A (en) * | 1979-05-18 | 1980-11-29 | Nec Corp | Analog-digital converter |
| JPS5746528A (en) * | 1980-09-04 | 1982-03-17 | Nec Corp | Analog-digital converting circuit |
-
1990
- 1990-10-26 JP JP2289031A patent/JP2710458B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55153428A (en) * | 1979-05-18 | 1980-11-29 | Nec Corp | Analog-digital converter |
| JPS5746528A (en) * | 1980-09-04 | 1982-03-17 | Nec Corp | Analog-digital converting circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2710458B2 (ja) | 1998-02-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4548562B2 (ja) | カレントミラー回路及びアナログデジタル変換回路 | |
| US6919766B2 (en) | Operational amplifier circuit | |
| JPH0613901A (ja) | ブートストラップｆｅｔサンプリングスイッチ | |
| JPH11340760A (ja) | 可変利得増幅回路 | |
| JPH10256884A5 (ja) | ||
| JPH0656957B2 (ja) | 広範囲の基準電圧に対して正確なｄ／ａ変換器 | |
| US6008632A (en) | Constant-current power supply circuit and digital/analog converter using the same | |
| JP6413715B2 (ja) | 増幅装置およびオフセット電圧補正方法 | |
| KR960010390B1 (ko) | 스위칭 정전류원회로 | |
| US20020008653A1 (en) | Digital / analog converter including MOS transistor type current switches | |
| US4794374A (en) | Flash A/D Converter | |
| US4417160A (en) | Offset compensation apparatus for biasing an analog comparator | |
| JPS61193521A (ja) | Ａｄ変換回路 | |
| JPH05129959A (ja) | デジタル・アナログ変換器 | |
| JPH04162829A (ja) | Ａ／ｄ変換器 | |
| JP2674369B2 (ja) | Ａ／ｄ変換器 | |
| US20070040587A1 (en) | Hysteresis comparator for input voltages and corresponding electronic circuit | |
| JP4117976B2 (ja) | サンプルホールド回路 | |
| US20080238517A1 (en) | Oscillator Circuit and Semiconductor Device | |
| US7116261B1 (en) | Method and apparatus for accurate inverse-linear voltage/current generator | |
| JP2011193266A (ja) | 発振回路 | |
| JP2903213B2 (ja) | レベル変換回路 | |
| JP2797505B2 (ja) | 電流スイッチ回路 | |
| JPH0722950A (ja) | Ａｄ変換回路 | |
| JPH0669769A (ja) | 比較器 |