JPH04163907A - 半導体基板 - Google Patents
半導体基板Info
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- JPH04163907A JPH04163907A JP29119390A JP29119390A JPH04163907A JP H04163907 A JPH04163907 A JP H04163907A JP 29119390 A JP29119390 A JP 29119390A JP 29119390 A JP29119390 A JP 29119390A JP H04163907 A JPH04163907 A JP H04163907A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
絶縁膜の上に素子形成層を設けた半導体基板に関し、
フン酸処理を行っても素子形成層の周縁の接着状態を変
化させないことを目的とし、 絶縁層の上に形成した素子形成層と、少なくとも前記絶
縁層の側部を覆う耐フン酸性保ｉｔｓとを含み構成する
。
化させないことを目的とし、 絶縁層の上に形成した素子形成層と、少なくとも前記絶
縁層の側部を覆う耐フン酸性保ｉｔｓとを含み構成する
。
〔産業上の利用分野］
本発明は、半導体基板に関し、より詳しくは、絶縁膜の
上に素子形成層を設けた半導体基板に関する。
上に素子形成層を設けた半導体基板に関する。
Ｓ Ｏｒ （ｓｉｌｉｃｏｎ ｏｎ １ｎｓｕｌａｔｏ
ｒ）基板を形成する場合には、例えば第３図（ａ）〜（
ｃ）に示すように、シリコン支持基板１の表面に形成し
たＳｉＯ□膜２の上にシリコンよりなる素子形成基板３
を貼合わせ、この後に素子形成基板３を数μｍ以下に薄
層化するという方法が提案されている。
ｒ）基板を形成する場合には、例えば第３図（ａ）〜（
ｃ）に示すように、シリコン支持基板１の表面に形成し
たＳｉＯ□膜２の上にシリコンよりなる素子形成基板３
を貼合わせ、この後に素子形成基板３を数μｍ以下に薄
層化するという方法が提案されている。
ところで、支持基板ｌ及び素子形成基板３は、予め面取
り処理が施されており、取扱中にそれらの縁部に欠けが
生じないように処理されている。
り処理が施されており、取扱中にそれらの縁部に欠けが
生じないように処理されている。
このため、薄層化された素子形成基板３の周縁はＳｉＯ
□膜２から浮き上がった状態となり、僅かな衝撃により
その周縁部が欠けてしまうことになる。
□膜２から浮き上がった状態となり、僅かな衝撃により
その周縁部が欠けてしまうことになる。
そして、この欠けが素子形成工程において発生すると、
その塵埃が素子形成基板３表面に付着し、これが素子形
成基板３の上に形成される膜にピンホールを発生させる
原因になる。
その塵埃が素子形成基板３表面に付着し、これが素子形
成基板３の上に形成される膜にピンホールを発生させる
原因になる。
このため、Ｓ○■蟇板の周面を面取りして素子形成基板
３の未接着部分を除去したものが、特開昭６１−２５６
６２１号公報、特開平１−２２７４４１号公報において
提案されている（第３図（ｄ））。
３の未接着部分を除去したものが、特開昭６１−２５６
６２１号公報、特開平１−２２７４４１号公報において
提案されている（第３図（ｄ））。
しかし、このようなＳ○■基板においは、その側部から
ＳｉＯ□１！！２が露出しているために、半導体素子を
形成する過程で使用されるフッ酸によってＳｉＯ□膜２
が側方からエツチングされ、素子形成基板３の周囲に再
び未接着部分が形成されてしまうといった問題が生じる
。
ＳｉＯ□１！！２が露出しているために、半導体素子を
形成する過程で使用されるフッ酸によってＳｉＯ□膜２
が側方からエツチングされ、素子形成基板３の周囲に再
び未接着部分が形成されてしまうといった問題が生じる
。
本発明はこのような問題に鑑みてなされたものであって
、フン酸処理を行っても素子形成層の周縁の接着状態を
変化させないことができる半導体基板を提供することを
目的とする。
、フン酸処理を行っても素子形成層の周縁の接着状態を
変化させないことができる半導体基板を提供することを
目的とする。
上記した課題は、第１図に例示するように、絶縁層１２
の上に形成した素子形成層Ｉ３と、少なくとも前記絶縁
層１２の側部を覆う耐フツ酸性保護膜１４とを有するこ
とを特徴とする半導体基板によって達成する。
の上に形成した素子形成層Ｉ３と、少なくとも前記絶縁
層１２の側部を覆う耐フツ酸性保護膜１４とを有するこ
とを特徴とする半導体基板によって達成する。
本発明によれば、基板の側部から露出する絶縁層１２を
耐フツ酸性の保ＷＥ膜１４によって覆っている。例えば
、ＳｔＯ□により絶縁膜１２を形成する場合には、多結
晶シリコン膜、窒化膜等を基板の側部に形成するように
する。
耐フツ酸性の保ＷＥ膜１４によって覆っている。例えば
、ＳｔＯ□により絶縁膜１２を形成する場合には、多結
晶シリコン膜、窒化膜等を基板の側部に形成するように
する。
したがって、フッ酸処理の際に絶縁層１２の側部はエツ
チングされずに残り、素子形成層１３の未接着部分の発
生は防止されるため、素子形成層１３の周縁部は欠けに
くくなり、欠けによって発生する塵埃による基板の汚染
はなくなる。
チングされずに残り、素子形成層１３の未接着部分の発
生は防止されるため、素子形成層１３の周縁部は欠けに
くくなり、欠けによって発生する塵埃による基板の汚染
はなくなる。
そこで、以下に本発明の詳細を図面に基づいて説明する
。
。
（ａ）本発明の第１実施例の説明
第１図は、本発明の第１実施例装置を示す断面図である
。
。
図中符号ｌＯに示すＳＯＩ基板は、支持層１１表面のＳ
ｉＯ□層工２層上２シリコンよりなる素子形成層１３を
形成して構成されており、その側部から底面にかけた領
域には耐フツ酸性の保護膜１４、例えば多結晶シリコン
膜が形成されている。
ｉＯ□層工２層上２シリコンよりなる素子形成層１３を
形成して構成されており、その側部から底面にかけた領
域には耐フツ酸性の保護膜１４、例えば多結晶シリコン
膜が形成されている。
このようなＳｏｌ基板１０において、素子形成層１３の
上に別なＳｉＯ□膜を積層してこれをフン酸によりエツ
チングする場合に、フッ酸によって支持層ｌｌ上のＳｉ
０１層１２がエツチングされることはなく、素子形成層
１３の周縁に未接着部分は生じない。
上に別なＳｉＯ□膜を積層してこれをフン酸によりエツ
チングする場合に、フッ酸によって支持層ｌｌ上のＳｉ
０１層１２がエツチングされることはなく、素子形成層
１３の周縁に未接着部分は生じない。
特に、５ｉＯｚ層１２が、ドープした酸化膜である場合
にはその効果は大きくなる。
にはその効果は大きくなる。
したがって、例えば石英バスケット内にＳｏｌ基板１０
を収納する際に、僅かな衝撃が素子形成層１３の側部に
加わったとしても、その周縁部分が容易に欠けることは
ない。
を収納する際に、僅かな衝撃が素子形成層１３の側部に
加わったとしても、その周縁部分が容易に欠けることは
ない。
なお、素子形成層１３の上に形成された膜をフッ酸によ
りエツチングする工程としては、例えば、ＭＯＳ）ラン
ジスタのゲート電極を形成した後にその両側の５ｉＯｚ
膜を除去する工程や、素子形成層１３に溝を形成してこ
の中にＳｉＯ□膜を充填する場合に、素子形成層の上の
積層されたＳｉ０ｇ膜を除去する工程等がある。
りエツチングする工程としては、例えば、ＭＯＳ）ラン
ジスタのゲート電極を形成した後にその両側の５ｉＯｚ
膜を除去する工程や、素子形成層１３に溝を形成してこ
の中にＳｉＯ□膜を充填する場合に、素子形成層の上の
積層されたＳｉ０ｇ膜を除去する工程等がある。
（ｂ）本発明の第２の実施例の説明
第２図は、本発明の第２実施例装置の製造工程を示す断
面図である。
面図である。
まず、第２図に示すように、シリコンよりなる支持基板
１５の表面を熱酸化して５ｔ（ｈ膜１６を形成した後に
、シリコンよりなる素子形成基板１７をそのＳｉＯ□膜
１６に貼合わせ、約１０００℃の温度で加熱する（第２
図（ａ））。
１５の表面を熱酸化して５ｔ（ｈ膜１６を形成した後に
、シリコンよりなる素子形成基板１７をそのＳｉＯ□膜
１６に貼合わせ、約１０００℃の温度で加熱する（第２
図（ａ））。
次に、素子形成基板１７を機械的・化学的に研磨して数
μｍ程度の厚さとなるように薄層化する。
μｍ程度の厚さとなるように薄層化する。
これに続いて、素子形成基板１７の上にフォトレジスト
１８を塗布し、これを露光、現像して素子形成基板１７
のうち５ｉＯ１膜Ｉ６と接しない領域を露出させる（第
２図（ｂ））。
１８を塗布し、これを露光、現像して素子形成基板１７
のうち５ｉＯ１膜Ｉ６と接しない領域を露出させる（第
２図（ｂ））。
この後に、フォトレジスト１８から露出した素子形成基
板１７の周縁をエツチングしてＳｉＯ□膜１６との未接
着部分を除去する（第２図（Ｃ））。この場合のエツチ
ングは、例えばエチレンジアミンとピロカテコールの混
合液のようなアルカリ系の溶液を用いたウェットエツチ
ング、或いはフッ素系のエツチングガスを用いた反応性
イオンエツチング法によって行い、ＳｉＯｚＭ １６に
対する選択性を確保する。
板１７の周縁をエツチングしてＳｉＯ□膜１６との未接
着部分を除去する（第２図（Ｃ））。この場合のエツチ
ングは、例えばエチレンジアミンとピロカテコールの混
合液のようなアルカリ系の溶液を用いたウェットエツチ
ング、或いはフッ素系のエツチングガスを用いた反応性
イオンエツチング法によって行い、ＳｉＯｚＭ １６に
対する選択性を確保する。
ついで、フォトレジスト１日を除去した後に、ＣＶＤ法
によって、支持基板１５、ＳｉＯ□膜１６及び素子形成
基板１７の露出面の全体に多結晶シリコン１１１９を形
成しく第２図（ｄ））、この後に、支持基板１５の上の
多結晶シリコンｌｌ１１９を研磨によって除去して素子
形成基板１７を露出させ、これによりＳＯＩ基板が完成
する（第２図（ｅ） ）。
によって、支持基板１５、ＳｉＯ□膜１６及び素子形成
基板１７の露出面の全体に多結晶シリコン１１１９を形
成しく第２図（ｄ））、この後に、支持基板１５の上の
多結晶シリコンｌｌ１１９を研磨によって除去して素子
形成基板１７を露出させ、これによりＳＯＩ基板が完成
する（第２図（ｅ） ）。
以上のような工程を経て形成されたＳＯｒ基板において
は、素子形成基板１７の上面を除いた部分が多結晶シリ
コン膜に覆われており、素子形成基板１７の下のＳｉＯ
□膜１６の側部は多結晶シリコンＭ１９によって外部か
ら隔離される。
は、素子形成基板１７の上面を除いた部分が多結晶シリ
コン膜に覆われており、素子形成基板１７の下のＳｉＯ
□膜１６の側部は多結晶シリコンＭ１９によって外部か
ら隔離される。
この結果、素子形成基板１７に素子を形成する場合のフ
ッ酸処理の工程においてフッ酸によりＳｉＯ□Ｗ１．１
６がエツチングされることはなく、素子形成基板１７と
の未接着部分が生じない。
ッ酸処理の工程においてフッ酸によりＳｉＯ□Ｗ１．１
６がエツチングされることはなく、素子形成基板１７と
の未接着部分が生じない。
（ｃ）本発明の第３実施例の説明
第３図は、本発明の第３実施例装置の製造工程を示す断
面図である。
面図である。
まず、第２実施例と同様にして、支持基板２１の回りに
形成されたＳｉＯ□＃２２と素子形成基板２３とを貼合
わせるとともに、素子形成基板２３を研磨して薄くする
（第３図（ａ））。
形成されたＳｉＯ□＃２２と素子形成基板２３とを貼合
わせるとともに、素子形成基板２３を研磨して薄くする
（第３図（ａ））。
この後に、研摩砥石等を使用して、素子形成基板２３、
ＳｉＯ□膜２２及び支持基板２１の周縁部分を研磨して
面取りする（第３図（ｂ））。
ＳｉＯ□膜２２及び支持基板２１の周縁部分を研磨して
面取りする（第３図（ｂ））。
この後に、第１実施例と同様にして、支持基板２１、
Ｓｉｎｇ膜２２及び素子形成基板２３の露出面全体に多
結晶シリコン膜２４を形成しく第３図（Ｃ））、この後
に、支持基板２１の上の多結晶シリコン膜２４を研磨に
よって除去し、素子形成基板２３を露出させる（第３図
（ｄ））。
Ｓｉｎｇ膜２２及び素子形成基板２３の露出面全体に多
結晶シリコン膜２４を形成しく第３図（Ｃ））、この後
に、支持基板２１の上の多結晶シリコン膜２４を研磨に
よって除去し、素子形成基板２３を露出させる（第３図
（ｄ））。
以上のような工程によって形成されたＳｏｌ基板は、第
１実施例と同じく、素子形成基板２４の下の５ｆＯＪ１
２２の側部が耐フン酸性のある多結晶シリコンｌ！２４
によって保護されることになる。
１実施例と同じく、素子形成基板２４の下の５ｆＯＪ１
２２の側部が耐フン酸性のある多結晶シリコンｌ！２４
によって保護されることになる。
（ｄ）その他の実施例の説明
上記した実施例では、耐フツ酸性の保護膜として多結晶
シリコン膜を形成したが、シリコン窒化膜、スパッタ法
によるシリコン膜等を用いてもよい。
シリコン膜を形成したが、シリコン窒化膜、スパッタ法
によるシリコン膜等を用いてもよい。
また、上記した実施例では、支持層と素子形成層の間の
ＳｉＯ□膜を耐フツ酸性保護膜によって覆う場合につい
て説明したが、この他の例としては、ガラスよりなる支
持層の上にシリコン素子形成層を形成して基板を構成す
る場合に、そのガラス支持層のＰ′Ｉ囲を耐フツ酸性保
護膜で覆うと、ガラス支持層の側部がフッ酸によりエツ
チングされることが阻止され、素子形成層に未接着部分
が生じなくなる。
ＳｉＯ□膜を耐フツ酸性保護膜によって覆う場合につい
て説明したが、この他の例としては、ガラスよりなる支
持層の上にシリコン素子形成層を形成して基板を構成す
る場合に、そのガラス支持層のＰ′Ｉ囲を耐フツ酸性保
護膜で覆うと、ガラス支持層の側部がフッ酸によりエツ
チングされることが阻止され、素子形成層に未接着部分
が生じなくなる。
〔発明の効果］
以上述べたように本発明によれば、基板の側部から露出
する絶縁膜を耐フン酸性の保ｒ！ＩＷＩによって覆うよ
うにしたので、フン酸処理の際に絶縁層の側部はエツチ
ングされずに残り、素子形成層の未接着部分の発生は防
止されるため、素子形成層の周縁部は欠けにくくなり、
欠けによって発生する塵埃による基板の汚染を未然に防
止することができる。
する絶縁膜を耐フン酸性の保ｒ！ＩＷＩによって覆うよ
うにしたので、フン酸処理の際に絶縁層の側部はエツチ
ングされずに残り、素子形成層の未接着部分の発生は防
止されるため、素子形成層の周縁部は欠けにくくなり、
欠けによって発生する塵埃による基板の汚染を未然に防
止することができる。
第１図は、本発明の第１実施例装置を示す断面図、
第２図は、本発明の第２実施例装置の製造工程を示す断
面図、 第３図は、本発明の第３実施例装置の製造工程を示す断
面図、 第４図は、従来装置の製造工程を示す断面図である。 （符号の説明） １０・・・ＳＯＩ基板、 １１・・・支持層、 １２・・・ＳｉＯ□層（絶縁層）、 １３・・・素子形成層、 １４・・・多結晶シリコン膜（耐フン酸性保護膜）、１
５．２１・・・支持基板（支持層）、１６．２２・・・
ＳｉＯ□膜（絶縁膜）、１７．２３・・・素子形成基板
（素子形成層）、１９．２４・・・多結晶シリコン膜 （耐フン酸性保護膜）。 出 願 人 富士通株式会社
面図、 第３図は、本発明の第３実施例装置の製造工程を示す断
面図、 第４図は、従来装置の製造工程を示す断面図である。 （符号の説明） １０・・・ＳＯＩ基板、 １１・・・支持層、 １２・・・ＳｉＯ□層（絶縁層）、 １３・・・素子形成層、 １４・・・多結晶シリコン膜（耐フン酸性保護膜）、１
５．２１・・・支持基板（支持層）、１６．２２・・・
ＳｉＯ□膜（絶縁膜）、１７．２３・・・素子形成基板
（素子形成層）、１９．２４・・・多結晶シリコン膜 （耐フン酸性保護膜）。 出 願 人 富士通株式会社
Claims (1)
- 【特許請求の範囲】 絶縁層（１２）の上に形成した素子形成層（１３）と、 少なくとも前記絶縁層（１２）の側部を覆う耐フッ酸性
保護膜（１４）とを有することを特徴とする半導体基板
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29119390A JPH04163907A (ja) | 1990-10-29 | 1990-10-29 | 半導体基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29119390A JPH04163907A (ja) | 1990-10-29 | 1990-10-29 | 半導体基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04163907A true JPH04163907A (ja) | 1992-06-09 |
Family
ID=17765666
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29119390A Pending JPH04163907A (ja) | 1990-10-29 | 1990-10-29 | 半導体基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04163907A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2769406A1 (fr) * | 1997-10-06 | 1999-04-09 | Mitsubishi Electric Corp | Substrat semiconducteur ayant une pellicule d'oxyde enterree et procede de fabrication d'un dispositif a semiconducteur |
| EP1009021A1 (en) * | 1998-12-10 | 2000-06-14 | Siemens Aktiengesellschaft | Method and assembly for preventing formation of black silicon on edges of wafers |
| JP2007005596A (ja) * | 2005-06-24 | 2007-01-11 | Seiko Epson Corp | 半導体装置の製造方法 |
| CN103560106A (zh) * | 2013-11-22 | 2014-02-05 | 上海新傲科技股份有限公司 | 低翘曲度的半导体衬底的制备方法 |
| JPWO2012111616A1 (ja) * | 2011-02-15 | 2014-07-07 | 住友電気工業株式会社 | 保護膜付複合基板、および半導体デバイスの製造方法 |
| WO2015074479A1 (zh) * | 2013-11-22 | 2015-05-28 | 上海新傲科技股份有限公司 | 低翘曲度的半导体衬底及其制备方法 |
| JP2019068011A (ja) * | 2017-10-05 | 2019-04-25 | 株式会社東芝 | 半導体装置 |
-
1990
- 1990-10-29 JP JP29119390A patent/JPH04163907A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2769406A1 (fr) * | 1997-10-06 | 1999-04-09 | Mitsubishi Electric Corp | Substrat semiconducteur ayant une pellicule d'oxyde enterree et procede de fabrication d'un dispositif a semiconducteur |
| US6150696A (en) * | 1997-10-06 | 2000-11-21 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor substrate and method of fabricating semiconductor device |
| US6335267B1 (en) | 1997-10-06 | 2002-01-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor substrate and method of fabricating semiconductor device |
| EP1009021A1 (en) * | 1998-12-10 | 2000-06-14 | Siemens Aktiengesellschaft | Method and assembly for preventing formation of black silicon on edges of wafers |
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| CN103560106A (zh) * | 2013-11-22 | 2014-02-05 | 上海新傲科技股份有限公司 | 低翘曲度的半导体衬底的制备方法 |
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| US20160372424A1 (en) * | 2013-11-22 | 2016-12-22 | Shanghai Simgui Tehcnology Co., Ltd. | Low-warpage semiconductor substrate and method for preparing same |
| US20170018454A1 (en) * | 2013-11-22 | 2017-01-19 | Shanghai Simgui Tehcnology Co., Ltd. | Method for preparing low-warpage semiconductor substrate |
| JP2019068011A (ja) * | 2017-10-05 | 2019-04-25 | 株式会社東芝 | 半導体装置 |
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