JPH04163966A - 縦型ｅｅｐｒｏｍとその書き込み方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、縦型（又はＮＡＮＤ型）ＥＥＰＲＯＭとそ
の書き込み方式に関し、例えば大記憶容量化を図ったも
のに利用して有効な技術に関するものである。

〔従来の技術〕

不揮発性記憶トランジスタを直列形態に接続してなるＮ
ＡＮＤ　（ナンド）構造のＥＥＰＲＯＭが公知である。

ＮＡＮＤ構造のメモリセルは、２つの選択ＭＯＳ　Ｆ　
ＥＴとそれに挟まれた複数個からなる不揮発性記憶トラ
ンジスタで構成される。通常直列形態にされる記憶トラ
ンジスタは８個からなる。ソース側の選択ＭＯ５ＦＥＴ
は書き込み時の貫通電流をカットオフするために設けら
れている。

１回の消去／書き込みサイクルは、１回のブロック−括
消去と何回かのページ書き込みからなる。

入力データはランチ回路にランチされてから書き込まれ
る。−括消去は、全てのコントロールゲートに高電圧（
例えば１７■）を供給し、ビア）線にＯｖを供給して行
われる。これにより、フローティングゲートに電子が注
入されて、不揮発性記憶トランジスタのしきい値電圧が
高くなる。書き込み動作はソース側から行われる。選択
セルのコントロールゲートにＯｖを供給し、上記選択セ
ルのソース側に設けられ書き込みが終了した非選択記憶
セルのコントロールゲートにはＯＶを、上記選択セルの
ドレイン側に設けられ書き込みがまだ行われていない非
選択セルのコントロールゲートには高電圧（例えば２２
■）を供給する。そして、データ“１”を書き込むとき
にはビット線に中間電位（例えば１１Ｖ）を印加する。

この場合には、フローティングゲートの電子の移動はな
くしきい値電圧が高いままである。データ“０”を書き
込むときにはビット線に高電圧（例えば２２Ｖ）を印加
する。この場合には、フローティングゲートからドレイ
ン側にトンネル電流により電子の放出が行われ、しきい
値電圧が低くなる。上記記憶セルの読み出しは、縦型Ｒ
ＯＭの読み出し動作と同様にして行う。

このようなＮＡＮＤ構造のＥＥＰＲＯＭに関しては、１
９８９年電子情報通信学会技術報告ＳＤＭ８９−９〜１
８、頁５５〜頁６０がある。

〔発明が解決しようとする課題〕

上記のＥＥＰＲＯＭでは、トンネル電流により書き込み
を行うものであり、比較的薄く形成されるトンネル絶縁
膜の破壊によるビット不良が発生しやすく信幀性に問題
がある。また、上記トンネル絶縁膜が破壊されたメモリ
セルが選択されて書き込み動作が行われると、そのソー
ス側に設けられる既に書き込みが終了した非選択メモリ
セルのコントロールゲートとドレイン間に比較的高い電
圧が供給されて上記書き込まれた正しい記憶情報が破壊
されてしまう可能性がある。

この発明の目的は、高信頼性を実現した縦型ＥＥＰＲＯ
Ｍを提供することにある。

この発明の他の目的は、誤書き込みを未然に防止できる
縦型ＥＥＰＲＯＭの書き込み方式を提供することにある
。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、電気的に書き込みと消去が可能にされた不揮
発性記憶トランジスタが直列形態にされてなるメモリア
レイからなる縦型ＥＥＰＲＯＭにＥＣＣ回路を内蔵させ
る。また、電気的に書き込みと消去が可能にされた不揮
発性記憶トランジスタが直列形態にされてなるメモリア
レイに対する書き込み動作において、書き込みが終了し
た直後の不揮発性記憶トランジスタが結合されるワード
線を、そのドレイン側の不揮発性記憶トランジスタに対
して書き込みを行っている間所定の中間電圧にする。

〔作　用〕

上記した手段によれば、ＥＣＣを内蔵させることにより
不良ピントが発生しても訂正することができる。また、
書き込み中の選択セルのソース側の非選択セルのコント
ロールゲートに中間電位を供給することにより、例え選
択セルにおいてトンネル絶縁膜が破壊されていても上記
非選択セルのゲートとドレイン間に大きな電圧が供給さ
れないから誤書き込みを未然に防止できる。

〔実施例〕

第１図には、この発明に係る縦型ＥＥＰＲＯＭの一実施
例のブロック図が示されている。同図の各回路ブロック
は、公知の半導体集積回路の製造技術によって、単結晶
シリコンのような１個の半導体基板上において形成され
る。

メモリアレイは、４分割されたメモリアレイＭＡＲＹ１
ないしＭＡＲＹ４から構成される。上側のメモリアレイ
ＭＡＲＹ１．ＭＡＲＹ２と下側のメモリアレイＭＡＲＹ
３．ＭＡＲＹ４との間にロウデコーダＸＤＣＲＩ、ＸＤ
ＣＲ２が配置される。

左側のメモリアレイＭＡＲＹＩ、ＭＡＲＹ３と右側のメ
モリアレイＭＡＲＹ２．ＭＡＲＹ４との間にセンスアン
プＳＡとカラムデコーダＹＤＣＲＩ。

ＹＤＣＲ２が配置される。同図では、これら２つのブロ
ックを１つのブロックＳＡ＆ＹＤＣＲ１゜ＳＡ＆ＹＤＣ
Ｒ２のように表している。

周辺回路には、ブロック消去パルスと連続プログラミン
グパルスを発生させるためのナンドセル制御口！ＩＮｃ
ｃと、消去／書き込み動作時の高電圧を得るための昇圧
回路ＶＰＰＧと、ロウアドレスバッファＸＡＤＢ、カラ
ムアドレスバッファＹＡＤＢ及び制御回路Ｃ０ＮＴや入
出カバソファ■ＯＢの他に、誤り検゛出訂正回路ＥＣＣ
（以下、単にＥＣＣ回路という）が設けられる。

ロウアドレスバッファＸＡＤＢは、アドレス信号Ａ　Ｏ
−Ａ　７からなる８ピントのアドレス信号を受け、その
うち下位３ビツトのアドレス信号ＡＯ〜Ａ２をナンドセ
ル制御回路ＮＣＣに供給して、連続プログラミングパル
スの生成に用いられる。

上記残りのアドレス信号は、ロウデコーダＸＤＣＲ１，
ＸＤＣＲ２に供給され、８ワ一ド単位でのワード線選択
信号が形成される。カラムアドレスバッファＹＡＤＢは
、アドレス信号Ａ８〜Ａ１８からなる１１ビツトのアド
レス信号を受け、カラムデコーダＹＤＣＲ１，ＹＤＣＲ
２に供給される内部アドレス信号を形成する。

制御回路Ｃ０ＮＴは、チップイネーブル信号Ｃ合わせに
より指定される動作モードに応じて必要な制御信号及び
タイミング信号を生成する。

入出力回路１０Ｂは、書き込み動作のときには書き込み
データを入力し、読み出し動作のときには読み出し信号
を出力する。

ＥＣＣ回路は、書き込みデータに対して一定の論理演算
式に基づいてパリティビットを生成し、上記書き込みデ
ータとパリティビットとを１つのワードとしてメモリセ
ルに書き込ませる。そして、記憶データとともに読み出
されたパリティピントを用いて記憶データの誤り検出と
訂正を行ってデータを出力させる。

第２図には、メモリアレイＭＡＲＹの一実施例の要部回
路図が示されている。

縦型構造のメモリセルは、２つの選択ＭＯＳＦＥＴＱ１
とＱ２の間に挟まれた８個からなる不揮発性記憶トラン
ジスタＱｍから構成される。例えば、８ビフト（１バイ
ト）の単位でデータの書き込みと読み出しが行われる場
合、ビット線はＢＯ〜Ｂ７の８本から構成されるが、こ
の実施例のようにＥＣＣ回路を内蔵して、それにより生
成されたパリティビットも記憶させるために、４ビツト
分のビット線が追加される。すなわち、８ビツトからな
るデータのうち、１ビツトの誤り検出訂正を行う場合に
、言い換えるならば、１ビ、ト訂正単純ハミング符号方
式を採る場合、４ビツトのパリティビットが必要となり
、全体でビット線ＢＯ〜Ｂｌｌのように８ビツトからな
る情報ビットと４ビツトの検査ビットとからなる１２ビ
ツトが１ワード（ＩＷ）としてメモリアレイＭＡＲＹに
記憶させるものである。

第３図には、縦型構造のメモリセルの一実施例のビット
線方向における素子構造断面図が示されている。

不揮発性記憶トランジスタＱｍの第１ゲート酸化膜は、
膜厚が１０　（ｒｕｎ）程度のトンネル絶縁膜で構成さ
れる。特に制限されないが、上記選択ＭＯ３ＦＥＴＱＩ
、Ｑ２及び不揮発性記憶トランジスタＱｍは、Ｐ型基板
（Ｐ−３ＵＢ）上に形成され、上記直列形態のメモリセ
ルの上をそれと並行に他のピント線と接続するためのア
ルミニュウム等の配線層がビット線として走っている。

第４図には、上記縦型構造のメモリセルへの消去／書き
込み動作を説明するためのタイミング図が示されている
。

この実施例のＥＥＰＲＯＭは、書き込み動作に先立って
消去動作が実行される。

すなわち、信号ＣＥとＯＥの組み合わせにより書き込み
が指示されなら、消去動作が自動的に実施される。ビッ
ト線ＢＬにはＯｖが供給され、ビット線ＢＬ側の選択Ｍ
ＯＳ　Ｆ　ＥＴＱ　１のゲートが接続される選択ゲート
線Ｓ０１には約１７Ｖのような高電圧が供給される。不
揮発性記憶トランジスタのコントロールゲートが接続さ
れたコントロールゲート線（ワード線）ｃｃｉ〜ＣＧ８
には、上記同様な１７Ｖのような高電圧が供給される。

そして、接地電位側の選択ＭＯ３ＦＥＴＱ２のゲートが
結合される選択ゲート線ＳＧ２には５ｖのような比較的
低い電位が供給される。

これにより、不揮発性記憶トランジスタＱｍのコントロ
ールゲートに高電圧が供−給されるため、基板からフロ
ーティングゲートに向かってトンネル電流が流れ、フロ
ーティングゲートに電子が注入される。これに応じて記
憶トランジスタＱｍは、そのしきい値電圧が上昇して高
しきい値電圧を持つようにされる。

上記の一括消去動作に引き続いて書き込み動作が行われ
る。書き込み動作は、記憶トランジスタＱｍのソース側
から行われる。接地電位側の記憶トランジスタＱｍに対
してまず書き込みが行われる。すなわち、コントロール
ゲート線ＣＧ８に結合された記憶トランジスタに論理“
１”を書き込むときには、ビット線ＢＬにＩＩＶのよう
な中間電圧が供給される。他の非選択セル（記憶トラン
ジスタ）Ｑｍのコントロールゲー）ＩＣＧＩ〜ＣＧ７に
は、２２Ｖのような高電圧が供給される。

これにより、選択ＭＯ３ＦＥＴＱＩと及び非選択セルを
通してコントロールゲート線ＣＧ８に結合された記憶ト
ランジスタＱｍのドレインにはピッ１−線Ｂ　Ｌにおけ
るＩＩＶのような中間電圧が伝えられる。上記コントロ
ールゲート線ＣＧ８はそれが選択されるときにはＯＶが
供給されるので、フローティングゲートとドレインとの
間で高電界が作用しないのでトンネル電流が流れない。

すなわち、記憶トランジスタＱｍは高しきい値電圧を維
持する。なお、接地電位側の選択ＭＯ３ＦＥＴＱ２は選
択ゲート線ＳＧ２が０■にされることに応じてオフ状態
になっている。これにより、上記書き込み動作時にピン
ト線から接地電位に向かって電流が流れることを防止し
ている。

次に、コントロールゲート線ＣＧ７に結合された記憶ト
ランジスタに書き込みが行われる。この記憶トランジス
タに論理“０”を書き込むときには、ビット線ＢＬに２
２Ｖのような中間電圧が供給される。他の非選択セル（
記憶トランジスタ）Ｑｍのコントロールゲート線ＣＧＩ
〜ＣＧ６には、２２Ｖのような高電圧が供給される。こ
れにより、選択ＭＯＳ　Ｆ　ＥＴＱ　１と及び非選択セ
ルを通してコントロールゲート線ＣＧ７に結合された記
憶トランジスタＱｍのドレインにはピント線ＢＬにおけ
る２２Ｖのような高電圧が伝えられる。上記コントロー
ルゲート線ＣＧ７はそれが選択されるときにはＯｖが供
給されるので、フローティングゲートとドレインとの間
で高電界が作用しトンネル電流が流れてフローティング
ゲートの電子が放出される。すなわち、記憶トランジス
タＱｍはフローティングゲートの電子の放出により上記
高しきい値電圧（正のしきい値電圧）から低しきい値電
圧（負のしきい値電圧）を持つように変化する。

このとき、従来の縦型ＥＥＰＲＯＭでは、既に書き込み
が終了したコントロールゲ−）線ＣＧ８に０■を供給す
るものである。このように書き込みが終了したコントロ
ールゲート線ＣＧ８にＯｖを供給すると、次のような問
題がある。上記のように記憶トランジスタの第１ゲート
酸化膜は、その膜厚が極めて薄り、何回かの消去や書き
込みの繰り返しにより、絶縁膜破壊が生じてドレインと
フローティングゲートとが短絡してしまう可能性が高い
。このような不良セルがあると、上記書き込みが終了し
た記憶トランジスタのドレイン側に書き込み用の高電圧
が伝えられてトンネル電流が流れてしまい、論理“１”
の記憶が論理“０”のように反転してしまう。

そこで、この実施例の書き込み方式では、上記書き込み
直後のコントロールゲート線ＣＧ８の電位をＯｖではな
く、１１ｖのような中間電位にするものである。このよ
うにしておけば、上記コントロールゲート線ＣＧ７に結
合された選択セルにゲート絶縁膜破壊が生じていても、
上記のような誤書き込みが行われてしまうことはない。

なお、上記のように絶縁破壊が行われた記憶トランジス
タの記憶情報は、そのままではエラーとして出力される
が、この実施例の縦型ＥＥＰＲＯＭは、上記ＥＣＣ回路
によって誤り検出と訂正が行われるものである。

以下、同様にソース側の順で書き込み動作が行われ、コ
ントロールゲート線ＣＧ６の記憶トランジスタに書き込
みを行うきときには、そのソース側に設けられた記憶ト
ランジスタが結合されるコントロールゲート線ＣＧ７の
電位を中間電位の１１■に設定し、この中間電位が与え
られた記憶トランジスタが電圧クランプ作用を持つので
、それ以前に書き込みが終了した記憶トランジスタが結
合されるコントロールゲート１ｃＧ８をＯｖのような電
位にするものである。以下、同様にして、コントロール
ゲートＣＧ５〜ＣＧＩの順序で書き込みが行われる。

第５図には、上記縦型構造のメモリセルからの読み出し
動作を説明するためのタイミング図が示されている。

この実施例の縦型ＥＥＰＲＯＭの読み出し動作は、基本
的には縦型のマスクＲＯＭと同様であり、選択されるべ
きメモリセルに対応したコントロールゲート線ＣＧ６を
Ｏｖに、他の非選択セルのコントロールゲート線ＣＧＩ
〜ＣＧ５及びＣＯ２゜ＣＧ８ｔ−５Ｖのようなハイレベ
ルにする。非選択セルは、それに対応したコントロール
ゲート線が５ｖのようなハイレベルにされることに応じ
て記憶情報に無関係にオン状態になる。前記のようにコ
ントロールゲート線ＣＧ６に接続された記憶トランジス
タに論理“１”を書き込んだ場合、記憶トランジスタは
高しきい値電圧（エンハンスモード）を持つのでオフ状
態になる。これにより、直列セルに電流パスが形成され
ないから、ビット線ＶＬのプリチャージ電位ｖＰはハイ
レベル（プリチャージレベル）のままとなる、これに対
して、コントロールゲート線ＣＧ６に接続された記憶ト
ランジスタに論理“０”を書き込んだ場合、記憶トラン
ジスタは低しきい値電圧（デイプレツシツンモード）を
持つのでオン状態になる。これにより、直列セルに電流
バスが形成されてビット線ＶＬのプリチャージ電位ｖＰ
がロウレベルにディスチャージされる０図示しないセン
スアンプはこのハイレベルとロウレベルとをセンスして
出力させるものである。　　　　゛ 第６図には、入出カバソファＩＯＢとＥＣＣ回路の一実
施例のブロック図が示されている。

入出力バッファＩＯＢは、入力バッファＩＢと出カバソ
ファから構成される。入力バッファＩＢの入力端子と出
カバソファＯＢの出力端子とは、それぞれ対応するデー
タ端子ＤＯ〜Ｄ７に接続される。

入力バッファＩＢから入力される８ビツトの書き込みデ
ータは、一方においてそのまま書き込み回路ＷＡＩに供
給される。上記書き込みデータは、他方においてパリテ
ィビット発生回路ＰＢＧに供給され、ここで４ビツトの
パリティビットが生成される。

パリティビットＤ８〜Ｄｌｌは、次式（１）〜（４）に
よりそれぞれ生成される。

Ｄ８　＝ＤＯｅＤ１ｅＤ２６９Ｄ３ｅＤ５　　　　−−
　・・（ｔ）Ｄ９　＝ＤＯｆＥＥＩＤ１６９Ｄ２ｅＤ４
ΦＤ５ｅＤ６　　　・−−・（２１Ｄ１０＝ＤＯｅＤ１
＄Ｄ３＄Ｄ４ｅＤ６ｅＤ７　　−　・−−（３）Ｄ１１
＝ＤＯ■Ｄ２ｅｏ３＄Ｄ４ｅｏ７　　　　−　・・−（
４）上記式（１）〜（４）に従い生成されたパリティビ
ットＤ８〜Ｄｌｌからなる４ビツトは、書き込み回路Ｗ
Ａ２に供給される。上記のように連続して８バイト（ワ
ード）の書き込み動作を行う場合、書き込み回路ＷＡＩ
とＷＡ２には、８ワ一ド分のラッチ回路が設けられ、こ
のラッチ回路の出力信号の書き込みデータ“０”と“１
”に従って、かつコントロールゲート線の選択タイミン
グに同期して高電圧又は中間電圧をビット線ＢＯ〜Ｂｌ
ｌに供給するものである。この他、コントロールゲート
線の選択タイミングに同期し外部から書き込みデータを
入力する構成としてもい。この場合、上記パリティビッ
ト発生回路ＰＢＧの動作による信号遅延を考慮すると、
パリティビットを含む書き込みデータの入力に同期して
コントロールゲート線の選択タイミングを制御すればよ
い。

読み出し動作により、上記記憶データとパリティビット
とがセンスアンプＳＡＩ及びＳＡ２を通してそれぞれ出
力される。上記８ビツトからなる記憶データと４ビツト
か、らなるパリティビットとはパリティチエツク回路Ｐ
ＣＫに入力される。このパリティチエツク回路ＰＣＫは
、次の論理式（５）〜（８）従いパリティチエツクビッ
トｅ１〜ｅ４を形成する。

ｅ　１　＝ＤＯ■ＤＩ（ｉＥＩＤ２ｆＥ９Ｄ３（Ｅ）Ｄ
５ΦＤ８・・・・（５）ｅ　２　＝ＤＯ■Ｄ１ｆＥＥＩ
Ｄ２（ｆ）Ｄ４ｅ）Ｄ５（３）Ｄ６ｅＤ９　　・・・（
６１ｅ　３　＝ＤＯｅＤ１６９Ｄ３ｅＤ４６９Ｄ６Ｃ９
Ｄ７１Ｅ９Ｄ１０　　・　・　・（７）ｅ　４　＝ＤＯ
＄Ｄ２ｅＤ３ｅＤ４６９Ｄ７ｅＤ１１　　　　・　・　
・　・（８）上記パリティチエツクビットｅ１〜ｅ４と
不良ビットとの対応は次の表−１の通りである。

表−１ 上記パリティチエツクビットｅ１〜ｅ４は、不良ビット
検出回路ＥＲＲに供給され、上記表−１に従って不良ビ
ット検出信号ｂＯ〜ｂ７が形成される。すなわち、不良
ビットが無いときには検出信号ｂＯ〜ｂ７は全て０とな
り、センスアンプＳＡ１を通して読み出しされた記憶デ
ータがそのまま排他的論理和回路からなる誤り訂正回路
ＥＣを通して出カバソファＯＢに伝えられる。１ビツト
の不良があるときには、不良ビット検出信号ｂＯ〜ｂ７
のうちそれに対応したピントが１になり、上記センスア
ンプＳＡＩから読み出されたデータがそれに対応する上
記排他的論理和回路により反転されて訂正が行われる。

ＥＣＣ回路を内蔵しない場合のチップの不良率を求める
と次式（９）のようになる。

ここで、記憶容量は１Ｍビットとし、特定のビットが不
良になる確率をＱとする。

ｐ　ｏ　＝　１（ｔ　−Ｑ　）　Ｉ　（１４＠Ｓ　’Ｆ
　ｈ　　　　・・・・・（９）これに対して、ＥＣＣ回
路を内蔵させた場合には、８Ｘ１２＝９６ビントの中で
同−行又は同一列に２ビツト以上の不良がある場合であ
る。上記９６ビント分が不良になる確率をＱａとすると
、Ｑａ＝１　　　（Ｉ　　Ｑ）　９ｈ　ｑｉｃ＋・Ｑ（
Ｉ　　Ｑ）”Ｃｑ６Ｃｚ　　１ｚＣｔ”　＊Ｃ２−＠Ｃ
Ｉ’ＩｚＣ１）ＸＱ”−（１−Ｑ）　”　　　　　　　
−・・・・Ｑｌ）したがって、チップ不良率Ｐａは、次
式αυのように表される。

Ｐａ　＝１−　　（１−Ｑａ）　　””’　　　　　−
−・−−（ＩＤＥＣＣ回路を内蔵しない従来の縦型ＥＥ
ＰＲＯＭの不良率が１０％の場合に、この実施例のよう
にＥＣＣ回路を内蔵させた縦型ＥＥＰＲＯＭではｏ、　
ｔ　ｐ　ｐ　ｍのように大幅に改善される。特に、上記
縦型ＥＥＰＲＯＭは、その構造上大記憶容量化に適して
いる反面、トンネル電流によって消去及び書き込みが行
われるため、第１ゲート絶縁膜が必然的に薄く形成され
ることよってゲート絶縁破壊が生じやすく、チップ不良
率が大きくなる傾向にあり、歩留まりの点で大きな問題
を有する。しかし、上記のようなＥＣＣ回路の内蔵によ
り、上記縦型ＥＥＰＲＯＭの大記憶容量を生かしつつ、
高信軌性の不揮発性記憶装置を得ることができるものと
なる。そして、その書き込み方式としては、上記のよう
な不良ビットの発生率が比較的高いことを考慮して、不
良ピントが生じてもそれに伴う誤書き込みが未然に防止
できるから、上記書き込み方式の採用によっていっそう
の高信穀性とチップの不良率を低減させることができる
。

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１１ＥＣＣ回路の内蔵により、縦型ＥＥＰＲＯＭの特
長である大記憶容量を生かしつつ、高信頼性と歩留まり
の向上を図ることができるという効果が得られる。

（２）電気的に書き込みと消去が可能にされた不揮発性
記憶トランジスタが直列形態にされてなるメモリアレイ
に対する書き込み方式として、書き込みが終了した直後
の不揮発性記憶トランジスタが結合されるワード線に対
してそのドレイン側に設けられた次の不揮発性記憶トラ
ンジスタに対して書き込みが行われている間所定の中間
電圧を供給することにより、上記書き込み中の選択セル
にゲート絶縁膜不良があっても、上記書き込みが終了し
た非選択セルのゲートとドレインとの間にトンネル電流
が流れるような高電界が作用しないから、誤書き込みを
未然に防止できるという効果が得られる。

（３）上記（１）及び（２）の効果が相乗的に作用して
、データの書き換えに対する高い信転性を持つ縦型ＥＥ
ＰＲＯＭを得ることができるという効果が得られる。

以上本発明者によりなされた発明を実施例に基づき具体
的に説明し′たが、本願発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、８ビツトを単
位のデータとしてパリティビットを付加したが、１６ビ
ツトや３２ビツトのように複数バイトを単位のデータと
してメモリアレイに書き込み及び読み出すようにし、こ
れらにパリティビットを付加するものであってもよい。

このようにすることにより、単位のデータに対するパリ
ティビットの割合を小さくできるからメモリアレイの実
質的な記憶容量を増大させることができる。上記のよう
な書き込み方式を採る場合でも、外部とのデータの入出
力を８ビット単位で行うようにするものであってもよい
。すなわち、書き込みのときに上記複数バイトからなる
ページ単位で書き込みを行い、メモリアレイからの読み
は出しは、上記ページ単位で行うが外部への出力はその
うちの特定のバイトを選択して出力させるようにすれば
よい、メモリアレイとその周辺回路の具体的構成及びレ
イアウトは、種々の実施形態を採ることができる。

この発明は、縦型ＥＥＰＲＯＭとその書き込み方式とし
て広く利用でき、上記縦型ＥＥＰＲＯＭはマイクロコン
ピュータやカスタムＬＳＩのような各種ディジタル集積
回路に設けられるものであってもよい。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、ＥＣＣ回路の内蔵により、縦型ＥＥＰＲＯ
Ｍの特長である大記憶容量を生かしつつ、高信頼性と歩
留まりの向上を図ることができる。また、縦型ＥＥＰＲ
ＯＭの書き込み方式として、書き込みが終了した直後の
不揮発性記憶トランジスタが結合されるワード線に対し
てそのドレイン側に設けられた次の不揮発性記憶トラン
ジスタに対して書き込みが行われている間所定の中間電
圧を供給することにより、上記書き込み中の選択セルに
ゲート絶縁膜不良があっても、上記書き込みが終了した
非選択セルのゲートとドレインとの間にトンネル電流が
流れるような高電界が作用しないから、誤書き込みを未
然に防止できる。

【図面の簡単な説明】

第１図は、この発明に係る縦型ＥＥＰＲＯＭの一実施例
を示すブロック図、 第２図は、メモリアレイＭＡＲＹの一実施例を示す要部
回路図、 第３図は、縦型構造のメモリセルの一実施例を示すビッ
ト線方向における素子構造断面図、第４図は、上記縦型
構造のメモリセルへの消去／書き込み動作を説明するた
めのタイミング図、第５図は、上記縦型構造のメモリセ
ルからの読み出し動作を説明するためのタイミング図、
第６図は、入出力バッファＩＯＢとＥＣＣ回路の一実施
例を示すブロック図である。 ＭＡＲＹＩ〜ＭＡＲＹ４・・メモリアレイ、ＸＤＣＲｌ
、ＸＤＣＲ２・・ロウデコーダ、ＳＡ・・センスアンプ
、ＹＤＣＲｌ、ＹＤＣＲ２・・カラムデコーダ、ＸＡＤ
Ｂ・・ロウアドレスバッファ、ＹＡＤＢ・・カラムアド
レスバッファ、ＮＣＣ・・ナンドセル制御回路、ＶＰＰ
Ｇ・・昇圧回路、Ｃ０ＮＴ・・制御回路、ＩＯＢ・・入
出カバソファ、ＥＣＣ・・誤り検出訂正回路、ＩＢ・・
入カバソファ、ＯＢ・・出カバソファ、ＰＢＧ・・パリ
ティビット発生回路、ＷＡＩ、ＷＡ２・・書き込み回路
、ＰＣＫ・・パリティチエツク回路、ＥＲＲ・・不良ビ
ット検出回路、ＥＣ・・誤り訂正回路、Ｑｌ、Ｑ２・−
選択ＭＯ３ＦＥＴ、Ｑｍ・・不揮発性記憶トランジスタ
。

Claims (1)

1. 【特許請求の範囲】 １、電気的に書き込みと消去が可能にされた不揮発性記
   憶トランジスタが直列形態にされてなるメモリアレイと
   、ＥＣＣ回路とを備えてなることを特徴とする縦型ＥＥ
   ＰＲＯＭ。２、上記メモリアレイは、同一のワード線に
   結合される複数のメモリセルに対してデータビットとそ
   れに付加されるパリテイビットとを記憶させるものであ
   ることを特徴とする特許請求の範囲第１項記載の縦型Ｅ
   ＥＰＲＯＭ。 ３、電気的に書き込みと消去が可能にされた不揮発性記
   憶トランジスタが直列形態にされてなるメモリアレイを
   備え、直列形態の不揮発性記憶トランジスタの一端に書
   き込みデータに従った中間電位と高電圧とを供給し、直
   列形態の不揮発性トランジスタのうちソース側の不揮発
   性記憶トランジスタから順にコントロールゲートが結合
   されたワード線の電位を低くして書き込みを行うととも
   に、書き込みが終了した直後の不揮発性記憶トランジス
   タが結合されるワード線に対してそのドレイン側に設け
   られた次の不揮発性記憶トランジスタに対して書き込み
   が行われている間所定の中間電圧を供給するものである
   ことを特徴とする縦型ＥＥＰＲＯＭの書き込み方式。 ４、上記書き込み動作に先立って、直列形態の不揮発性
   記憶トランジスタの一端に低い電位を供給し、不揮発性
   記憶トランジスタのコントロールゲートが結合された全
   ワード線に比較的高い電位を供給して一斉に消去動作を
   行わせるものであることを特徴とする特許請求の範囲第
   １項記載の縦型ＥＥＰＲＯＭの書き込み方式。