JPH0482091A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はＥＰＲＯＭ、ＥＥＰＲＯＭ等の電気的書き込
みか可能な不揮発性半導体記憶装置に関する。

〔従来の技術〕

第２図は従来のＥＰＲＯＭの基本構成を示す回路図であ
る。同図に示すように、メモリセル（メモリトランジス
タ）１がマトリクス状（図中２行６列のみ示す）に配置
されている。メモリトランジスタ１はフローティングゲ
ートを有しており不揮発な記憶を行うことかできる。こ
のメモリトランジスタ１のドレインは列単位に共通にビ
ット線２に接続され、コントロールゲートは行中値に共
通にワード線３に接続され、ソースは所定数列（図中３
列）単位に共通にソース線４に接続される。

各ビット線２はそれぞれＹゲートトランジスタ６を介し
て所定数列（図中３列）単位で共通にＩ１０線７に接続
される。Ｙゲートトランジスタ６のゲートにはコラムデ
コーダ５の出力がそれぞれ与えられ、ワード線３はロウ
デコーダ８に接続される。コラムデコーダ５はアドレス
バッファ９より得られる列アドレス信号に基づき、選択
的にその出力をＨレベルあるいは高電圧ＶＰＰレベルに
設定する。一方、ロウデコーダ８はアドレスバッファ９
より得られる行アドレス信号に基づき、選択的にワード
線３をＨレベルあるいは高電圧ＶＰＰレベルに設定する
。

各１１０線７は読み出しトランジスタ１０を介してセン
スアンプ１１に接続されると共に書き込みトランジスタ
１２を介して高電圧源ＶＰＰに接続される。読み出しト
ランジスタ１０のケートには読み出し信号Ｒが印加され
、書き込みトランジスタ１２のゲートには昇圧回路１３
の出力か与えられる。センスアンプ１１は人出力バッフ
ァ］４に後述する１ビツト出力データＳ１１を出力し、
昇圧回路１３には書き込み信号Ｗと１ビット書き込みデ
ータ５１４とか与えられる。この昇圧回路］３は書き込
み信号ＷがＨの時、活性状態となり、１ビット書き込み
データ５１４かＨの場合、書き込みトランジスタ１２の
ケートに高電圧ＶＰＰを出力し、１ビット書き込みデー
タＳ１４がＬの場合、書き込みトランジスタ１２のゲー
トにＬレベルを出力する。なお、書き込み信号Ｗ及び読
み出し信号Ｒは制御信号発生回路１５か、図示しない外
部制御信号に基づき出力する。

人出カバッファ１４は書き込み時に１ハイド（８ビツト
）単位で同時に各昇圧回路１３に、外部書き込みデータ
の“１”／“０“に対応してＬ／Ｈの１ビット書き込み
データＳ　１４を出力し、読み出し時に１ハイド単位で
同時にセンスアンプ］１にラッチされた１ビツト出力デ
ータＳｌｌを取り込み、この１ビツト出力データＳｌｌ
のＨ／Ｌに対応して“０”／“１”の外部読み出しブタ
を出力する。なお、センスアンプ１．１（昇圧回路１３
）の個数は、８個以上（８ｎ個（ｎ≧２））の場合が一
般的であり、読み出し時にすべてのセンスアンプ１１に
格納されたビットデータを取り込むには、１ハイド分の
１ビツト出力データＳ１１をｎ回に分けて人出カバッフ
ァ１４に順次取り込む必要がある。

このような構成のＥＦＲＯＭのメモリトランジスタへの
データ書き込み動作について説明する。

なお、書き込み動作を行う前に予め消去動作を行ってお
く必要がある。

消去動作は、ＥＦＲＯＭチップ上から紫外線を照射する
ことにより行われる。紫外線を照射すると、全てのメモ
リトランジスタ１のフローティングゲートに蓄積されて
いた電子か放出され、閾値電圧が１Ｖ程度と低くなる（
このときの閾値電圧をＶｔｈｌとする）。この状態が“
］′記憶状態に相当する。

上記消去動作を実行した後、書き込み動作を行う。書き
込み動作時には読み出し信号Ｒをし、書き込み信号Ｗを
Ｈにし、センスアップ１１とＩ１０線７とを電気的に遮
断し、昇圧回路１３を活性状態にする。そして、ソース
線４を接地して、コラムデコーダ５の出力を選択的に高
電圧Ｖ、Ｐに立ち上げることによりビット線２を選択す
ると共に、ロウデコーダ８により選択的にワード線３を
高電圧ＶＰＰに立ち上げる。このように設定すると、人
出力バッファ１４から取り込んた１ビット書き込みデー
タＳ１４かＨの場合、書き込みトランジスタ１２のゲー
トに高電圧ＶＰＰが印加され、Ｌの場合、書き込みトラ
ンジスタ１２のケートにＬが与えられる。

その結果、選択されたワード線３とビット線２との交点
にある選択メモリトランジスタ１は、人出力ハッファ１
４から取り込んだ１ビット書込みデータ５１４か“０”
書き込みを指示するＨの場合、そのトレイン及びコント
ロールケートに高電圧ＶＰＰが印加され、トレイン近傍
のアバランシェ崩壊により生じたホットエレクトロンか
フローティングゲートに注入されることにより、その閾
値電圧か６〜８ｖと高くなる。（このときの閾値電圧を
Ｖｔｈ２　（＞Ｖｔｈｌ）とする）。このメモリトラン
ジスタ１−の状態か“０゛記憶状態に相当する。

一方、人出力バッファ１４から取り込んだ１ビット書き
込みデータＳ１４か“１”書き込みを指示するしの場合
、そのドレインがフローティングとなるためドレイン近
傍にアバランシェ崩壊は生じず閾値電圧はＶｔｈｌを維
持し、“］“記憶状態を保つ。このようにして、メモリ
トランジスタ］へのデータ書き込みが行われる。

次にメモリトランジスタに書き込まれた記憶内容の読み
出し動作について説明する。

読み出し動作時は、読み出し信号ＲをＨ１書き込み信号
ＷをＬにし、センスアンプ１１とＩ１０線７とを電気的
に接続し、昇圧回路１３を非活性状態にする。そして、
ソース線４を接地して、コラムデコーダ５の出力を選択
的にＨに設定することによりビット線２を選択すると共
に、ロウデコーダ８により選択的にワード線３に５Ｖ程
度の読み出し電圧ＶＲ（Ｖｔｈｌ　＜ＶＲ＜Ｖｔｈ２）
を与える。このように設定すると、選択メモリトランジ
スタ１に“０”が記憶されている場合、選択メモリトラ
ンジスタ１はオフ状態を維持するため、ビット線２を介
してＩ１０線７からソース線４にかけて電流が流れず、
選択メモリトランジスタ１に“１”が記憶されている場
合、メモリトランジスタ１はオンするため、ビット線２
を介してＩ１０線７からソース線４にかけて電流が流れ
る。この電流の流れの有無をセンスアンプ１１によりセ
ンスし、電流検出時にし、電流非検出時にＨとなる１ビ
ツト出力データＳｌｌを人出力バッファ１４に出力する
。そして、人出カバッファ１４から１バイト単位で外部
読み出しデータを外部に出力することによって選択メモ
リトランジスタ］の記憶内容か読み出される。

ところで、同一チップ内のＥＰＲＯＭのメモリトランジ
スタ間においても書き込みに必要なパルス幅（高電圧Ｖ
ＰＰ印加時間）にばらつきか生しる等、その書き込み特
性にばらつきがある。このため、１回の書き込み動作に
より、全てのメモリトランジスタに対し正確に書き込み
を行うことは難しく、再書き込みが必要なメモリトラン
ジスタを検出する必要かある。従って、書き込み後に、
正常に（０”の）書き込みが実行されたを確認するため
のベリファイ動作か行われるのが一般的である。

ベリファイ動作は、ＥＰＲＯＭの書き込み動作実行中に
おいて、１バイト単位の書き込み動作を実行する度に、
メモリトランジスタの記憶データを外部に読み出して、
書き込みデータと比較することにより、正常に書き込ま
れたか否かをチエツクする動作である。そして、このベ
リファイ動作により書き込み異常を検出すると再書き込
みを行う。このようなベリファイ機能を有する書き込み
動作は、ＦＲＯＭライターとよばれる専用の外部装置に
よって行われる。

〔発明が解決しようとする課題〕

ＥＰＲＯＭ等のように、ヘリファイ機能を有する書き込
み動作を実行する必要のある従来の不揮発性半導体記憶
装置は以上のように構成されており、ベリファイ動作に
より１バイト中の１ビツトのみが書き込み不十分であっ
ても、再書き込み動作も書き込み動作同様１バイト単位
で行われるため、正常に書き込みか行われたメモリトラ
ンジスタに対しても、再書き込みか行われることになり
、過書き込みとなる恐れがあり信頼性が低下するという
問題点があった。

この発明は上記のような問題点を解決するためになされ
たもので、過書き込みの恐れのないベリツーアイ機能付
き書き込みを行うことができる不揮発性半導体記憶装置
を得ることを目的とする。

〔課題を解決するための手段〕

この発明にかかる不揮発性半導体記憶装置は、フローテ
ィングゲートを有し、不揮発な記憶を行うメモリトラン
ジスタからなるメモリセルを備えており、活性状態時に
、外部アドレス信号に基づき所定数単位で選択された複
数の選択メモリトランジスタに対し、外部書き込みデー
タに応して不揮発な書き込みを行う書き込み手段と、活
性状態時に、前記選択メモリトランジスタの記憶内容を
内部読み出しデータとしてそれぞれ出力する読み出し手
段と、活性状態時に、前記選択メモリトランジスタそれ
ぞれにおける前記外部書き込みデータと前記内部読み出
しデータとを比較して、その一致／不一致を指示する比
較信号をそれぞれ出力するデータ比較手段と、書き込み
時に前記書き込み手段を活性化し、前記複数の選択メモ
リトランジスタへの書き込みを行った後、前記読み出し
手段を活性化し前記複数の選択メモリトランジスタの記
憶内容の内部読み出しを行い、その後に前記データ比較
手段を活性化して前記選択メモリトランジスタそれぞれ
における前記外部書き込みデータと前記内部読み出しデ
ータとを比較するベリファイ書き込み動作を実行し、少
なくとも１つの前記比較信号が不一致を指示した場合、
再度前記へＪファイ書き込み動作を、不一致を指示した
前記比較信号が検出された前記選択メモリトランジスタ
に対してのみ行う書き込み制御手段とを備えている。

〔作用〕

この発明における書き込み制御手段は、書き込み手段を
活性化し、複数の選択メモリトランジスタへの書き込み
を行った後、読み出し手段を活性化し複数の選択メモリ
トランジスタの記憶内容の内部読み出しを行い、その後
にデータ比較手段を活性化して選択メモリトランジスタ
それぞれにおける外部書き込みデータと内部読み出しデ
ータとを比較するベリファイ書き込み動作を実行し、少
なくとも１つの比較信号が不一致を指示した場合、再度
ベリファイ書き込み動作を、不一致を指示した比較信号
が検出された選択メモリトランジスタに対してのみ行う
ため、一致を指示した比較信号が検出された選択メモリ
トランジスタに対しては再書き込みが行われることはな
い。

〔実施例〕

第１図はこの発明の一実施例であるＥＦＲＯＭの基本構
成を示す回路図である。同図に示すように、書き込みベ
リファイ制御回路２１、コンパレータ２２、ＯＲゲート
２３及びラッチ２４が新たに追加された。書き込みベリ
ファイ制御回路２１は制御信号発生回路１５からの書き
込み信号ＷとＯＲゲート２３の出力信号５２３とを受け
、書き込み信号Ｗ２、読み出し信号Ｒ及びベリファイ信
号Ｃを出力する。具体的には、Ｈレベルの書き込み信号
Ｗが与えられると、活性状態となり、通常はＬレベルの
書き込み信号Ｗ２、読み出し信号Ｒ及びベリファイ信号
Ｃを順次Ｈレベルに立ち上げ、ベリファイ機能付き書き
込み動作の制御を行う。

なお、これらの信号Ｗ２．Ｒ，ＣのＨレベル出力時間は
内部のタイマーを用いて、所定時間に設定されている。

また、書き込みベリファイ制御回路２１はＯＲゲート２
３の出力信号５２３を取り込み、この信号５２３に基づ
き再書き込みが必要と判断した場合、後述する再書き込
み動作を実行する。

コンパレータ２２及びラッチ２４はセンスアンプ１１に
対応して設けられている、つまり、コンパレータ２２及
びラッチ２４の個数はセンスアンプ１１（昇圧回路１３
）同様、一般的に８ｎ個（図中２つのみ示す）設けられ
ている。コンパレータ２２はベリファイ信号Ｃ１ラッチ
２４からの１ビツトラツチデータＳ２４及びセンスアン
プ１１の１ビツト出力データＳｌｌを受け、ベリファイ
信号ＣがＨの場合活性状態となり、１ビツト出力データ
３１．１と１ビツトラツチデータＳ２４とを比較し、一
致した場合はＨ１不一致の場合はＬの比較結果Ｓ２２を
各対応のラッチ２４に出力する。

ラッチ２４は人出力バッフ７１４の１ビット書き込みデ
ータＳ１４を１ビツトラツチデータＳ２４としてラッチ
し、この１ビツトラツチデータＳ２４を昇圧回路１３、
コンパレータ２２及びＯＲゲート２３の入力部に出力す
る。また、コンパレタ２２の比較結果Ｓ２２を受け、こ
の比較結果Ｓ２２がＨの時のみリセットがかかり、１ビ
ツトラツチデータＳ２４がＬに固定される。なお、比較
結果Ｓ２２がＬの時は１ビツトラツチデータＳ２４に変
化はない。

ＯＲゲート２３は１バイト（図中、２つのみ示す）の１
ビツトラツチデータＳ２４を取り込み、その論理和であ
る出力信号Ｓ２Ｂを書き込みベリファイ制御回路２１に
出力する。なお、他の構成は第２図で示した従来例と同
様であるため説明は省略する。

このような構成のＥＰＲＯＭのメモリトランジスタへの
データ書き込みは、消去動作が実行された後に実行され
る。消去動作は従来同様にＥＦＲＯＭチップ上から紫外
線を照射し、全メモリトランジスタ１の閾値電圧をＶｔ
ｈｌ（“１”記憶状態）にすることにより行われる。

書き込み動作は、制御信号発生回路１５より、Ｈの書き
込み信号Ｗを書き込みベリファイ制御回路２１に付与す
ることにより開始される。すると、書き込みベリファイ
制御回路２１は活性状態となり、書き込み信号Ｗ２をＨ
に立ち上げ、読み出し信号Ｒ及びベリファイ信号ＣをＬ
にし、センスアップ１１とＩ１０１０線７電気的に遮断
し、昇圧回路１３を活性状態にする。そして、コラムデ
コーダ５の出力か選択的に高電圧ＶＰＰに立ち上げられ
ることによりビット線２が選択されると共に、ロウデコ
ーダ８によりワード線３が選択的に高電圧ＶＰＰに立ち
上げられる。すると、人出力バツファ１４から取り込ん
だ１ビット書き込みデータＳ１４がＨの場合、すなわち
、ラッチ２４にラッチされた１ビツトラツチデータＳ２
４がＨの場合、書き込みトランジスタ１２のゲートに高
電圧ＶＰＰか印加され、Ｌの場合、書き込みトランジス
タ１２のゲートにしか与えられる。

その結果、選択されたワード線３とビット線２との交点
にある選択メモリトランジスタ１は、人出力バッファ１
４から取り込んだ１ビット書込みデータＳ　］、　４が
“０”書き込みを指示するＨレベルの場合、そのドレイ
ン及びコントロールゲートに高電圧ＶＰＰが印加され、
ドレイン近傍のアバランシェ崩壊により生じたホ・ノド
エレクトロンかフローティングゲートに注入され、その
閾値電圧がＶｉｈ２　（＞Ｖｔｈｌ）となる。このメモ
リトランジスタ１の状態か“０”記憶状態に相当する。

一方、１−ビット書込みデータ５１４が“１”書き込み
を指示するＬレベルの場合、そのドレインがフロティン
グとなるためドレイン近傍にアバランシェ崩壊は生じず
閾値電圧はＶｔｈｌを維持し、“１゛記憶状態を保つ。

このようにして、選択メモリトランジスタ１へのデータ
書き込みが行われる。

その後、書き込み信号Ｗ２はＬに立ち下かり、読み出し
信号ＲがＨに立ち上がる。すると、センスアンプ１１と
Ｉ１０線７とか電気的に接続され、昇圧回路１３が非活
性状態になる。そして、コラムデコーダ５の出力を選択
的にＨに設定することによりビット線２が選択されると
共に、ロウデコーダ８により選択的にワード線３に５ｖ
程度の読み出Ｌｔ圧ＶＲ（Ｖｔｈｌ　＜ＶＲ＜Ｖｔｈ２
）が与えられる。すると、選択メモリトランジスタ１に
“０”が記憶されている場合、選択メモリトランジスタ
１はオフ状態を維持するため、ビット線２を介してＩ１
０線７からソース線４にかけて電流が流れず、選択メモ
リトランジスタ１に“１”か記憶されている場合、メモ
リトランジスタ１はオンするため、ビット線２を介して
Ｉ１０線７からソース線４にかけて電流か流れる。セン
スアンプ１１は、この電流の流れの有無をセンスし、電
流検出時にＬ１電流非検出時にＨとなる１ビツト出力デ
ータＳｌｌを人出力バツファ１４に出力するとともにコ
ンパレータ２２に出力する。

その後、読み出し信号ＲがＬに立ち下がり、ベリファイ
信号ＣがＨに立ち上がる。ベリファイ信号ＣがＨになる
と、コンパレータ２２が活性状態となり、センスアンプ
１１の１ビツト出力データＳｌｌと人出力バッファ１４
から出力された１ビット書き込みデータＳ１４とを比較
し、５ｌｌ−Ｓ１４でＨ，Ｓｌｌ≠３１４でＬの比較結
果Ｓ２２を出力する。つまり、比較結果Ｓ２２がＬの場
合、選択メモリトランジスタへの書き込みが正常に行え
なかったことになる。そして、Ｈの比較結果Ｓ２２が与
えられたラッチ２４はリセットされ、その１ビツトラツ
チデータＳ２４はＬとなる。

方、Ｌの比較結果Ｓ２２が与えられたラッチ２４の１ビ
ツトラツチデータＳ２４は変化しない。以上のステップ
が１バイト単位で実行されるベリファイ機能付書き込み
動作である。

ＯＲゲート２３に取り込まれる１ビツトラツチデータＳ
２４が１箇所でもＨの場合、つまり、１ビット書き込み
データ５１４か“Ｏ”の書き込みを指示するＨレベルで
あるにも関わらす、“１′記憶状態を指示するＬレベル
の１ビツト出力データＳｌｌとして読み出されたメモリ
トランジスタ１が１個でも存在する場合、ＯＲゲート２
３の出力信号５２３がＨとなる。一方、全ての１ビツト
ラツチデータＳ２４がＬの場合、ＯＲゲート２３の出力
信号Ｓ２３かＬとなる。書き込みベリファイ制御回路２
１は、この出力信号５２３がＬの場合、書き込み動作を
終了し、Ｈの場合、上記ベリファイ機能付書き込み動作
を再度実行する。

再書き込み時において、正常に書き込まれたメモリトラ
ンジスタ１に対応するラッチ２４は、全てリセットされ
ている。従って、Ｌの１ビットラッチデータＳ２４を昇
圧回路１３に出力することにより昇圧回路１３の出力か
Ｌになるため、ＩＦ常に書き込まれたメモリトランジス
タ１に再書き込みは行われず、書き込み不良が検出され
たメモリトランジスタ１に対してのみ再書き込みか行わ
れる。

したかって、書き込み時に少なくとも１つのメモリトラ
ンジスタにおいて、正常に“０”の書き込みが行えなっ
かた場合は、不良書き込みが検出されたメモリトランジ
スタに対してのみ、再書き込みを行うことかできる。こ
のため、再書き込みを行う際に、正常に書き込まれたメ
モリトランジスタに対して再書き込みが行われることは
なく、過書き込みの恐れはない。その結果、メモリトラ
ンジスタの書き込み特性にばらつきかあっても、ＦＲＯ
Ｍライター等の外部装置に接続することなくＥＰＲＯＭ
の内部構成部のみを利用するたけて、信頼性を損ねるこ
となく書き込みを行うことかできる。なお、読出し動作
は従来同様に行われるため説明は省略する。

なお、この実施例では不揮発性半導体記憶装置としてＥ
ＦＲＯＭを示したが、これに限定されずフラッシュＥＥ
ＦＲＯＭ等の書き込み後にヘリファイ動作を必要とする
全ての不揮発性半導体記憶装置に適用可能である。

〔発明の効果〕

以上説明したように、この発明によれば、書き込み制御
手段により、書き込み手段を活性化し、複数の選択メモ
リトランジスタへの書き込みを行った後、読み出し手段
を活性化し複数の選択メモリトランジスタの記憶内容の
内部読み出しを行い、その後にデータ比較手段を活性化
して選択メモリトランジスタそれぞれにおける外部書き
込みデータと内部読み出しデータとを比較するベリファ
イ書き込み動作を実行し、少なくとも１つの比較信号が
不一致を指示した場合、再度ベリファイ書き込み動作を
、不一致を指示した比較信号が検出された選択メモリト
ランジスタに対してのみ行っており、一致を指示した比
較信号か検出された選択メモリトランジスタ、つまり、
正常に書き込まれたメモリトランジスタに対しては再書
き込みか行われないため、過書き込みの恐れなく、ベリ
ファイ機能付き書き込みを行うことかできる。

【図面の簡単な説明】

第１図はこの発明の一実施例であるＥＰＲＯＭの基本構
成を示す回路図、第２図は従来のＥＦＲＯＭの基本構成
を示す回路図である。 図において、１はメモリトランジスタ、１１はセンスア
ンプ、２１は書き込みベリファイ制御回路、２２はコン
パレータ、２３はＯＲゲート、２４はラッチである。 なお、各図中同一符号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）フローティングゲートを有し、不揮発な記憶を行
   うメモリトランジスタからなるメモリセルを備えた不揮
   発性半導体記憶装置であって、活性状態時に、外部アド
   レス信号に基づき所定数単位で選択された複数の選択メ
   モリトランジスタに対し、外部書き込みデータに応じて
   不揮発な書き込みを行う書き込み手段と、 活性状態時に、前記複数の選択メモリトランジスタの記
   憶内容を内部読み出しデータとしてそれぞれ出力する読
   み出し手段と、 活性状態時に、前記選択トランジスタそれぞれにおける
   前記外部書き込みデータと前記内部読み出しデータとを
   比較して、その一致／不一致を指示する比較信号をそれ
   ぞれ出力するデータ比較手段と、 書き込み時に前記書き込み手段を活性化し、前行った後
   、前記読み出し手段を活性化し前記複数の選択メモリト
   ランジスタの記憶内容の内部読み出しを行い、その後に
   前記データ比較手段を活性化して前記選択メモリトラン
   ジスタそれぞれにおける前記外部書き込みデータと前記
   内部読み出しデータとを比較するベリファイ書き込み動
   作を実行し、少なくとも１つの前記比較信号が不一致を
   指示した場合、再度前記ベリファイ書き込み動作を、不
   一致を指示した前記比較信号が検出された前記選択メモ
   リトランジスタに対してのみ行う書込み制御手段とを備
   えた不揮発性半導体記憶装置。