JPS60236307A - 電流源回路 - Google Patents
電流源回路Info
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- JPS60236307A JPS60236307A JP59093142A JP9314284A JPS60236307A JP S60236307 A JPS60236307 A JP S60236307A JP 59093142 A JP59093142 A JP 59093142A JP 9314284 A JP9314284 A JP 9314284A JP S60236307 A JPS60236307 A JP S60236307A
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- 230000005669 field effect Effects 0.000 claims description 10
- 101100119059 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) ERG25 gene Proteins 0.000 abstract description 7
- 230000007423 decrease Effects 0.000 description 11
- 238000000034 method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 101150015217 FET4 gene Proteins 0.000 description 3
- 241000270666 Testudines Species 0.000 description 1
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
- G05F3/247—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the supply voltage
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は電流源回路、特に電界効果トランジスタ（以下
ＦＥＴという）を用いた電流源回路に関するものである
。 ゛ （従来技術） 第１図は、従来、良く知られた電流源回路の一例である
。第１の電源端子ｌと第２の電源端子２との間に第１の
導電型のＦＦ１Ｔ４のソース・ドレイン間と抵抗５とが
接続されている。ＦＦ１Ｔ４のドレインとゲートは共に
第１の導電型のＦＥＴ６のゲートに接続されており、Ｆ
ＥＴ６のソースは第１の電源端子１に、またドレインは
出力端子３に接続されている。
ＦＥＴという）を用いた電流源回路に関するものである
。 ゛ （従来技術） 第１図は、従来、良く知られた電流源回路の一例である
。第１の電源端子ｌと第２の電源端子２との間に第１の
導電型のＦＦ１Ｔ４のソース・ドレイン間と抵抗５とが
接続されている。ＦＦ１Ｔ４のドレインとゲートは共に
第１の導電型のＦＥＴ６のゲートに接続されており、Ｆ
ＥＴ６のソースは第１の電源端子１に、またドレインは
出力端子３に接続されている。
以下、同図の回路の動作を説明する。第２の電源端子２
を電位の基準（接地電位）とし、この電位の基準から見
た第１の電源端子１の電位をＶＤＤＦＥＴ４のゲートの
電位をＶ、とする。又、抵抗５に流れる電流を工、とす
る。このときＦＥＴ４はゲートとドレインが共通に接続
されているので、飽和領域で動作しており、又、Ｆ’Ｂ
Ｔ４を流れる電流はＩｌｌに等しいので以下の式が成り
立つ。
を電位の基準（接地電位）とし、この電位の基準から見
た第１の電源端子１の電位をＶＤＤＦＥＴ４のゲートの
電位をＶ、とする。又、抵抗５に流れる電流を工、とす
る。このときＦＥＴ４はゲートとドレインが共通に接続
されているので、飽和領域で動作しており、又、Ｆ’Ｂ
Ｔ４を流れる電流はＩｌｌに等しいので以下の式が成り
立つ。
（１）と（２）式より工、をめると
となる。
電源電位ＶＤＤが比較的大きい場合（３）式の２項目以
降は無視でき、次式包）に近似することができる。
降は無視でき、次式包）に近似することができる。
となる。ＦＥＴ４とＦＥＴ６には同じゲート電圧が印加
されており又、ＦＥＴ６は一般にその動作点が飽和領域
におかれるので、出力端子３より流れ出る電流工。ｕｔ
は なる関係を電流工、との間にもつ。従って（４）と（５
）式より となり％ Ｉｏｕｔは電源電圧ＶＤＤに著しい依存をも
つことがわかる。
されており又、ＦＥＴ６は一般にその動作点が飽和領域
におかれるので、出力端子３より流れ出る電流工。ｕｔ
は なる関係を電流工、との間にもつ。従って（４）と（５
）式より となり％ Ｉｏｕｔは電源電圧ＶＤＤに著しい依存をも
つことがわかる。
この電流源回路はＦＥＴにより構成された回路の基準電
流を得る方法として良く利用されるが、以上のことより
著しい電源電圧依存性をもつため電源電圧が低い時には
電流値も低くなり、回路全体の動作速度の低下をまねき
、電源電圧が高い場合には、電流値も共に増大（はぼ比
例して増大）して消費電力の著しい増大をまねいていた
。
流を得る方法として良く利用されるが、以上のことより
著しい電源電圧依存性をもつため電源電圧が低い時には
電流値も低くなり、回路全体の動作速度の低下をまねき
、電源電圧が高い場合には、電流値も共に増大（はぼ比
例して増大）して消費電力の著しい増大をまねいていた
。
（発明が解決しようとする問題点）
本発明は以上の点に鑑みてなされたもので、従来の回路
にわずかな数の素子を追加することにより、電源電圧に
よる変動の少ない電流源回路、特にＦＥＴを用いた電流
源回路を提供することを目的とする。
にわずかな数の素子を追加することにより、電源電圧に
よる変動の少ない電流源回路、特にＦＥＴを用いた電流
源回路を提供することを目的とする。
（問題点を解決するための手段）
本発明によれば、第１の電源端子と、第２の電源端子と
、出力端子と、第１の電源端子にソースを接続した第１
導電型の第１のＦＥＴと、第２の電源端子に一端を接続
し、残る一端を第１ＯＦＦｉＴのドレイン及びゲートに
接続した抵抗と、第１の電源端子にソースを接続し第１
のＦＥＴのゲートにゲートを接続した第１導電型の第２
のＦＥＴと。
、出力端子と、第１の電源端子にソースを接続した第１
導電型の第１のＦＥＴと、第２の電源端子に一端を接続
し、残る一端を第１ＯＦＦｉＴのドレイン及びゲートに
接続した抵抗と、第１の電源端子にソースを接続し第１
のＦＥＴのゲートにゲートを接続した第１導電型の第２
のＦＥＴと。
第２の電源端子にソースを接続し、第２のＰＥＴのドレ
インにドレインを接続し、第１の電源端子もしくはこの
第１の電源端子の電圧に追従して変化する電位にゲート
を接続した第２−導電型の第３０ＦＥＴと、第２の電源
端子にソースを接続し。
インにドレインを接続し、第１の電源端子もしくはこの
第１の電源端子の電圧に追従して変化する電位にゲート
を接続した第２−導電型の第３０ＦＥＴと、第２の電源
端子にソースを接続し。
出力端子にドレインを接続し＄３のＰＩＴのドレインに
ゲートを接続した第２導電型の第４０ＦＥＴとを含む電
流源回路を得る。
ゲートを接続した第２導電型の第４０ＦＥＴとを含む電
流源回路を得る。
（実施例）
次に、図面を参照して本発明をより詳細に説明する。
第２図は本発明の一実施例を示したもので、第１の電源
端子ｌと第２の電源端子２との間には、従来例同様、第
１導電型のＦＥＴ４と抵抗５とが接続されており、更に
第１導電型のＦＥＴ６のソースが第２の電源端子２ｔｔ
ｃ＜−）がＦＥＴ４のゲートとドレインとに接続されて
おり、更にドレインが亀２の導電型のＦＥＴ７のドレイ
ンとＰＢＴ８のゲートとに接続されている。ＦＥＴ７（
！： ８のソースは共に第２の電源端子２に接続されて
おり。
端子ｌと第２の電源端子２との間には、従来例同様、第
１導電型のＦＥＴ４と抵抗５とが接続されており、更に
第１導電型のＦＥＴ６のソースが第２の電源端子２ｔｔ
ｃ＜−）がＦＥＴ４のゲートとドレインとに接続されて
おり、更にドレインが亀２の導電型のＦＥＴ７のドレイ
ンとＰＢＴ８のゲートとに接続されている。ＦＥＴ７（
！： ８のソースは共に第２の電源端子２に接続されて
おり。
ＦＥＴ８のドレインに出力端子３が接続されている。す
なわち、第１図の従来例と比較すると、本実施例では第
２の導電型のＦＥＴ７と８が追加されている。
なわち、第１図の従来例と比較すると、本実施例では第
２の導電型のＦＥＴ７と８が追加されている。
次に、動作を説明する。ＦＥＴ７のβ（β、とする）を
十分大きなものとすることにより、ＦＥＴ７の動作点る
トライオード領域にＦＥＴ６の動作点を飽和領域におく
ことが可能であるが、その時、ＦＥＴ４ 、ＦＥＴ６
、Ｒ５により構成される回路の゛動作は前述の従来例と
変わらず、ＦＥＴ６を流れる電流■６は第１の電源端子
１の電源電圧ＶＤＤにほぼ比例して増大する。しかして
、この時ＰＥＴ７のゲートが第１の電源端子１に接続さ
れているので、ＦＥＴ７のオン抵抗値ＲｏＮ、 Ｂ、は
ぼ電源電圧ＶＤＤに反比例して減少する為、ＦＥＴ７の
ソース・ドレイン間の電圧差ＶＤｓｔ （＝几。Ｎ、Ｘ
ｌ１１）は電源電圧ＶＤＤに依存しない一定値となる。
十分大きなものとすることにより、ＦＥＴ７の動作点る
トライオード領域にＦＥＴ６の動作点を飽和領域におく
ことが可能であるが、その時、ＦＥＴ４ 、ＦＥＴ６
、Ｒ５により構成される回路の゛動作は前述の従来例と
変わらず、ＦＥＴ６を流れる電流■６は第１の電源端子
１の電源電圧ＶＤＤにほぼ比例して増大する。しかして
、この時ＰＥＴ７のゲートが第１の電源端子１に接続さ
れているので、ＦＥＴ７のオン抵抗値ＲｏＮ、 Ｂ、は
ぼ電源電圧ＶＤＤに反比例して減少する為、ＦＥＴ７の
ソース・ドレイン間の電圧差ＶＤｓｔ （＝几。Ｎ、Ｘ
ｌ１１）は電源電圧ＶＤＤに依存しない一定値となる。
このＦＥＴ７０ソース・ドレイン間の電圧差ｌＤｓ ハ
！ はＦＥＴ８のゲートに印加される為、出力端子３より流
れ出る電流値はやはり電源電圧ＶＤＤに依存しない一定
値とガる。
！ はＦＥＴ８のゲートに印加される為、出力端子３より流
れ出る電流値はやはり電源電圧ＶＤＤに依存しない一定
値とガる。
以上の事実を式により追ってとると、ＦＥＴ６に流れる
電流工。は従来例の説明で示されたＩ。ｕｔに等しいの
で。
電流工。は従来例の説明で示されたＩ。ｕｔに等しいの
で。
一方、ＦＥＴ７がトライオード領域にあるとの仮定より
（８）式をＶＤｌｌ、について解くと
一般にＦＥＴ７がトライオード領域となるＫは（９）式
の平方根は展開されて ００１式と（７）式より ＶＤＤ ＞＞ Ｖ７４． ＶＴ？−１ル条件ニオイ”（
ハとなり、一定値になる。このＶＤＳ、がＦＥＴ８のゲ
ートに印加されるがこの時、一般にＦＥＴ８はその動作
点が飽和領域におかれるので。
の平方根は展開されて ００１式と（７）式より ＶＤＤ ＞＞ Ｖ７４． ＶＴ？−１ル条件ニオイ”（
ハとなり、一定値になる。このＶＤＳ、がＦＥＴ８のゲ
ートに印加されるがこの時、一般にＦＥＴ８はその動作
点が飽和領域におかれるので。
出力電流Ｉｏｕ′Ｔ（＝ Ｌ ）は
の一定の値となる。
第５図に従来例と本実施例の特性の一例を示す。
第５図において（ａｌで示される完線は従来例の出力電
流と電源電圧の関係を示したもので、電源電圧の依存性
が著しく、０）で示される実線が本実施例の特性を示し
たものである。同図より、本発明による回路の出力１［
の電源電圧変動の影響の低さは明らかといえる。
流と電源電圧の関係を示したもので、電源電圧の依存性
が著しく、０）で示される実線が本実施例の特性を示し
たものである。同図より、本発明による回路の出力１［
の電源電圧変動の影響の低さは明らかといえる。
第３図に本発明の他の実施例を示す。第３図の実施例は
Ｂ２図の実施例に抵抗９をＦＥＴ７のソース・ドレイン
簡に並列に追加したものである。
Ｂ２図の実施例に抵抗９をＦＥＴ７のソース・ドレイン
簡に並列に追加したものである。
第２図の回路では、ｔｌ源電圧ＶＤＤが低くなり。
ＦＥＴ７のスレー、シュホールド電圧ｖＴの効りが無視
できないようになるとＦＥＴ７のオン抵抗が急に増大し
、その結果出力電流工。ＵＴ の増大につながっていた
が、この抵抗９を追加することによりそのオン抵抗の急
増を緩和している。第５Ｍ中（Ｃ１の点線で示される特
性がその一例である。
できないようになるとＦＥＴ７のオン抵抗が急に増大し
、その結果出力電流工。ＵＴ の増大につながっていた
が、この抵抗９を追加することによりそのオン抵抗の急
増を緩和している。第５Ｍ中（Ｃ１の点線で示される特
性がその一例である。
第４図に、本発明のさらに他の実施例を示す。
この実施例の回路は、Ｆ’ＢＴ７のゲートを、薪またに
追加したＦＢＴＩＯと抵抗１１より成る１％源電圧ＶＤ
Ｄに追従して変化する電圧を発住する回路の出力に接続
したものである。
追加したＦＢＴＩＯと抵抗１１より成る１％源電圧ＶＤ
Ｄに追従して変化する電圧を発住する回路の出力に接続
したものである。
ＦＥＴｌ０のゲートには、第２電源端子２が接続されて
いるので、電源電圧ＶＤＤが増大すると、ＦＥＴｌ０の
オン抵抗Ｒｏ Ｎ１゜は減少する。ＦＥＴ７のゲートに
印加される電圧Ｖ。８．は、電源電圧ＶＤＤをオン抵抗
ＲＯＮ 、ｏと抵抗１１の抵抗値Ｒ１１で分割したもの
である１、為、ＦＥＴ７のゲートに印加される電圧Ｖ。
いるので、電源電圧ＶＤＤが増大すると、ＦＥＴｌ０の
オン抵抗Ｒｏ Ｎ１゜は減少する。ＦＥＴ７のゲートに
印加される電圧Ｖ。８．は、電源電圧ＶＤＤをオン抵抗
ＲＯＮ 、ｏと抵抗１１の抵抗値Ｒ１１で分割したもの
である１、為、ＦＥＴ７のゲートに印加される電圧Ｖ。
８．は電源電圧ＶＤＤの増大する割合よりも大きな割合
で増大する。従って、ＦＥＴ７のオン抵抗煽Ｎ、は電源
電圧ＶＤＤが増大するとき、電源電圧ＶＤＤに反比例す
る割合よりも、大きな割合で減少することになる。一方
、ＦＥＴ７のβの値はそのゲート・ソース間電圧の増大
に対して、減少することが知られている。このことは、
ＦＥＴ７のオン抵抗が必ずしも、そのゲート電圧に反比
例しては減少しない事を示す。そこで、そのβの減少分
を相殺するようにＦＥＴ７のゲートに印加される電圧ｖ
ｅｓ、の増大する割合を設定することにより、やはり、
ＦＥＴ７０ンース・ドレイン間電圧ｖｎａ、を一定値と
することが可能である。
で増大する。従って、ＦＥＴ７のオン抵抗煽Ｎ、は電源
電圧ＶＤＤが増大するとき、電源電圧ＶＤＤに反比例す
る割合よりも、大きな割合で減少することになる。一方
、ＦＥＴ７のβの値はそのゲート・ソース間電圧の増大
に対して、減少することが知られている。このことは、
ＦＥＴ７のオン抵抗が必ずしも、そのゲート電圧に反比
例しては減少しない事を示す。そこで、そのβの減少分
を相殺するようにＦＥＴ７のゲートに印加される電圧ｖ
ｅｓ、の増大する割合を設定することにより、やはり、
ＦＥＴ７０ンース・ドレイン間電圧ｖｎａ、を一定値と
することが可能である。
以上のように、本発明によれば電源電圧の変動の影響の
少ない電流源回路を提供できる。
少ない電流源回路を提供できる。
なお、上記説明中から明らかなように本発明は個別のＦ
ＥＴや抵抗の素子によって構成することはもとより、Ｎ
型ＭＯＳプロセス、Ｐ型ＭＯ８プロセス、０ＭＯ８１補
ＷＭＯｓ ）プロセス上でも集現が可能であり、その適
用範囲は広く、これによる実用上の利益は多大である。
ＥＴや抵抗の素子によって構成することはもとより、Ｎ
型ＭＯＳプロセス、Ｐ型ＭＯ８プロセス、０ＭＯ８１補
ＷＭＯｓ ）プロセス上でも集現が可能であり、その適
用範囲は広く、これによる実用上の利益は多大である。
第１図祉従来の電流源回路の一例を示す回路図である。
第２図は、本発明の一実施例を示す回路図である。第３
図は本発明の他の実施例を示す回路図である。第４図は
本発明のさらに他の実施例を示す回路図である。第５図
は、従来の回路の特性の例と本発明の回路の特性の例と
を伴せて記した出力電流と電源電圧との関係を示すグラ
フである。 １・・・第１の電源端子、２・・・第２の電源端子、３
・・・出力端子、４＊６ｔｌＯ・・・第１導電型のＰＥ
Ｔ、７，８・・・第２導電型のＦＩＴ、５，９．ｔｌ・
・・抵抗？ Ｌ、３図 ！ 叢４図
図は本発明の他の実施例を示す回路図である。第４図は
本発明のさらに他の実施例を示す回路図である。第５図
は、従来の回路の特性の例と本発明の回路の特性の例と
を伴せて記した出力電流と電源電圧との関係を示すグラ
フである。 １・・・第１の電源端子、２・・・第２の電源端子、３
・・・出力端子、４＊６ｔｌＯ・・・第１導電型のＰＥ
Ｔ、７，８・・・第２導電型のＦＩＴ、５，９．ｔｌ・
・・抵抗？ Ｌ、３図 ！ 叢４図
Claims (1)
- 第１の電源端子と、第２の電源端子と、出力端子と、前
記第１の電源端子にソースを接続した一導電型の第１の
電界効果トランジスタと、前記第２の電源端子に一端を
接続し、残る一端を前記第１の電界効果トランジスタの
ドレイン及びゲートに接続した抵抗と、前記第１の電源
端子にソースを接続し、前記第１の電界効果トランジス
タのゲートにゲートを接続した前記−導電型の第２の電
界効果トランジスタと、前記第２の電源端子にソースを
接続し、前記第２の電界効果トランジスタのドレインに
ドレインを接続し、前記第１の電源端子に印加される電
圧もしくは、前記第１の電源端子に印加される電位に追
従して変化する電圧をゲートに受ける他の導電型の第３
の電界効果トランジスタと前記第２の電源端子にソース
を接続し、前記出力端子にドレインを接続し、前記第３
の電界効果トランジスタのドレインにゲートを接続した
前記他の導電型の第４の電界効果トランジスタとを含む
ことを特徴とする電流源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59093142A JPS60236307A (ja) | 1984-05-10 | 1984-05-10 | 電流源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59093142A JPS60236307A (ja) | 1984-05-10 | 1984-05-10 | 電流源回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60236307A true JPS60236307A (ja) | 1985-11-25 |
Family
ID=14074272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59093142A Pending JPS60236307A (ja) | 1984-05-10 | 1984-05-10 | 電流源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60236307A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6323820U (ja) * | 1986-07-28 | 1988-02-17 | ||
| JPS63313902A (ja) * | 1987-01-14 | 1988-12-22 | Hitachi Ltd | 定電流回路 |
-
1984
- 1984-05-10 JP JP59093142A patent/JPS60236307A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6323820U (ja) * | 1986-07-28 | 1988-02-17 | ||
| JPS63313902A (ja) * | 1987-01-14 | 1988-12-22 | Hitachi Ltd | 定電流回路 |
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