JPH04165532A - プログラムシーケンス制御方法及び装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、マスクＲＯＭ等に格納されたプログラムのバ
グを回避するためのプログラムンーケンス制御方法およ
び装置に関する。

［従来の技術］ プログラムを焼き付けたマスクＲＯＭをコンピュータ機
器に組込んで出荷した後、使用段階でそのプログラムに
予期しなかった欠陥（バグ）か見つかることかある。こ
のようなバグか見つかる度にマスクＲＯＭを改版するの
もコストかかかることから、第４図に示すように、マス
クＲＯＭに書き込むプログラムに予め複数のポイ：／ト
ＨＯ，Ｈ１、・・・・を所定の間隔をおいて設定し、使
用段階で検出されたバグｂ　ｇｏ、ｂ　ｇ３．・・・・
に対しては、その手前のポイントＨＯ，Ｈ３，・・・・
でＲＡＭに格納しである差替用の部分プログラムＰＯ“
、Ｐ３′にジャンプさせて、それらバグｂ　ｇ（１，ｂ
　ｇ３．・・・・の実行を回避するようにしている。

これらの部分プログラムＰＯ’、　　Ｐ３’は、各々の
バグｂ　ｇｏ、ｂ　ｇ３．・・・・か発見される度毎に
それをデバグして部分的に再作成したプログラムで、／
ステムの起動時にフロッピディスク等の記憶媒体よりＲ
ＡＭにロードされる。

このヨウにマスクＲＯＭのプログラムを実行している途
中でそのバグ部分をＲＡＭのデハグした部分プログラム
に差し替えるため、従来は、次のような処理を行ってい
た。すなわち、使用段階でバグが見つかる度に、それを
デバグした部分プログラムを作成し、第５図に示すよう
なテーブルにそのバグの手前のポイントを識別するデー
タ（フックナンバ）ｈｌとそのハゲに対応する部分プロ
グラムＰｉ゛の（ＲＡＭ上の）アドレスｍ１を逐次リス
トしておく。そして、第６図に示すように、ＣＰＵは当
該ＲＯＭプログラムに予め設定されている各ポイントＨ
＋（例えば命令Ｃ）に達すると、そこでコール命令を実
行してバグ−チエツク会すブルーチンにジャンプし、そ
こで当該ポイントＨ１のフックナンバｈｌがバグ番テー
ブル（第５図）にリストされているとうかを調へる。こ
の検査のため、ポイントＨｉの直前の命令ＢでＣＰＵレ
ノスタにポイントＨｉのフックナンバｈｉを８き込んで
おく。この検査の結果、フックナンバｈ１がバグやテー
ブルにリストされているときは、ＲＡＭの対応する差替
用の部分プログラムＰｉ“にジャンプしてその部分プロ
グラムＰｉ゛を実行した後ｉ：　ＲＯＭ　フログラムの
被差替部分Ｐ１の次のアドレス（命令Ｋ）に戻る。その
フックナンバｈ１かバグ・テーブルにリストされていな
いときは、差替用の部分プログラムにジャンプすること
なく、バグ・チエツク・サブルーチンの終了後にポイン
トＨ１の次のＲＯＭアドレス（命令Ｄ）にリター７する
。

［発明か解決しようとする課題］ 上記のように、従来のプログラム・／−ケノス制御方式
では、ＲＯＭプログラム内に予め設定した全てのポイン
）ＨＯ，Ｈｌ、・・・で常にバグ・チエ。

り・サブルーチンにジャンプし、そこで当該ポイントの
フックナンバｈ１をバグ・テーブル（第５図）にリスト
されているフックナンバｈＯ，ｈ３．■の１つ１つと逐
次比較し、一致するものがあるがとうか調べ、その検査
結果にしたがって条件的にＲＡＭの部分プログラムに差
し替えていた。

しかしながら、バグの発生していないポイントＨ１，Ｈ
２，・・・・でもそのようなバグ・チエ、り働サブルー
チンを実行するのでは、ｃＰＵが付随的な処理（本来の
処理以外の処理）に多くの時間を費やす結果となり、処
理速度ないしスループットの低下を招いていた。特に、
ループ処理を多数回繰り返す場合においてそのループの
中にポイントが入っていると、ループが回る度にバグ−
チエ、り−サブルーチンを実行するため、処理速度か著
しく低下した。

本発明は、かかる問題点に鑑みてなされたもので、ＲＯ
Ｍプログラムに予め設定した各ポイントでのバグ・チエ
ツクに要する時間を最小限にしてＣＰＵの処理速度を向
上するようにしたプログラムシーケンス制御方法及び装
置を提供することを目的とする。

［課題を解決するための手段］ 上記の目的を達成するため、本発明のプログラムシーケ
ンス制御方法は、各バグの手前に位置するポイントを識
別するデータを保持するレジスタ手段と、各ポイントで
ＣＰＵの発生するそのポイントを識別するデータとレジ
スタ手段に保持されているポイント識別データとを照合
する手段と、この照合手段の照合結果にしたかって選択
的にＣＰＵに対して差替用の部分プログラムを実行させ
るための割込信号を発生する手段とを具備する構成とし
た。

また、本発明のプログラムシーケンス制御方法は、バグ
の手前に位置するポイントを識別するデータを予め第１
のレジスタ手段に保持しておき、各ポイントにてそのポ
イントを識別するデータをＣＰＵに書込サイクルで発生
させて第２のレジスタ手段に書き込み、この第２のレジ
スタ手段に書き込まれたポイント識別データと第１のレ
ジスタ手段に保持されているポイント識別データとを照
合し、書込サイクルの直後に続出サイクルで照合の結果
をＣＰＵに読み込ませ、照合一致の結果か得られたとき
はＣＰＵに割込処理として差替用の部分プログラムを実
行させることとした。

［作用］ 使用段階でバグが発見されたなら、そのバグの手前のポ
イントの識別データ（フックナンバ）かレジスタ手段に
書き込まれ保持される。また、このポイント識別データ
は、従来通り、バグ・テーブルにリストされる。

ＣＰＵは、ンステムプログラム（ＲＯＭプログラム）の
実行において、各ポイントに達すると、そのポイントの
識別データを出力する。照合手段は、このＣＰＵからの
ポイント識別データをし７スタ手段に保持されているポ
イント識別データと照合する。当該ポイントがバグ・テ
ーブルにリストされているものならば、すなわち当該ポ
イントと次のポイントとの間にバグがあるならば、その
ポイント識別データはレジスタ手段に登録（保持）され
ているはすであるから、照合手段より照合一致の照合結
果か得られ、この場合はバグ・テーブルにしたかって差
替用の部分プログラムか実行される。また、当該ポイン
トがバグ・テーブルにリストされていなければ、すなわ
ち当該ポイントと次のポイントとの間にバグがないなら
ば、そのポイント識別データはレジスタ手段に登録（保
持）されてはいないので、閑合不一致の照合結果か得ら
れ、この場合は本プログラム内で次の命令に入る。

本発明による照合は、当該ポイント識別データと各登録
ポイント識別データとの比較を並列的・同時的に行うこ
とによって、瞬時に実行される。

従来のようなバグ・チエツク・サブルーチンをソフトウ
ェア的に実行するのと比べて、格段に短い時間で済む。

したがって、本発明によれば、バグのないポイントでは
実質的に寄り道せずに本プログラムの実行を進めること
ができ、バグのあるポイントでは必要最小限の時間でＲ
ＡＭの部分プログラムに差し替えることかできる。

また、ＣＰＵの動作として、各ポイントにおけるポイン
ト識別データの出力を書込サイクルで第１のレジスタ手
段に古き込んで、照合手段に上記のような照合を行わせ
、次に読出サイクルを実行し、そのサイクル゛で照合手
段の照合結果を割込の形で読み取るようにすると、命令
キューのあるＣＰＵでも条件的な割込処理に切り替わる
ことができる。

［実施例］ 以下、第１図ないし第３図を参照して本発明の一実施例
を説明する。

先ず、第２図に示すように、この実施例によるプログラ
ム・シーケンス制御装置１８は、データ・バス１２．読
出ｅ書込制御線１４１割迷信号線１６を介してシステム
のＣＰＵ　（中央処理装置）１０に接続される。

第１図は制御装置１０の内部構成を示す。ＣＰＵ１８（
図示せず）からのデータ・バス１２は、レジスタ２０の
入力端子に接続されるとともに、Ｎ個のフックナンバ畳
レジスタＲＧ１．・・・・、ＲＧＮの入力端子に接続さ
れる。そして、レジスタ２０の出力端子は比較回路ＣＰ
Ｉ、・・・・、ＣＰＮの一方の入力端子に接続され、フ
ックナンバ・レジスタＲＧｌ、・・・・、ＲＧＮの出力
端子は比較回路ｃｐｔ、・・・・。

ＣＰＮの他方の入力端子にそれぞれ接続され、比較器ｃ
ｐｔ、・・・・、ＣＰＮの出力端子は割込要求出力回路
２２の入力端子に接続される。

制御線に関して、ＣＰＵ１８からの書込制御線Ｌ４ｂは
レジスタ２０の書込制御端子ＷＲに接続され、続出制御
線１４ａは割込要求出力回路２２の出力制御端子σ１−
に接続される。また、フックナンバ・レジスタＲＧＬ・
・・・、ＲＧＮの書込側＠端子ＷＲにはアドレス０デコ
ーダからの書込制御線ＡＬ＋、・・・・、ＡＬｎか接続
される。

本システムのＲＯＭ　（図示せず）に格納されているプ
ログラムには、従来と同様に、予め複数のポイントか所
定の間隔をおいて設定される。そして、使用段階でバグ
が見つかる度に、それをデバグした部分プログラムを作
成し、第５図に示すようなバグ・テーブルにそのバグの
手前のポイントを識別するデータ（フックナンバ）ｈＩ
とそのバグに対応する部分プログラムＰｉ゛の（ＲＡＭ
上の）アドレスｍｉを逐次リストしてお（。たたし、従
来と異なり、バグ・チエツク・サブルーチンを備えない
。代わりに、バグの手前のポイントのフックナンバｈｉ
をバグの発見された順序で逐次フックナンバ・レジスタ
ＲＧＩ、・・・・ＲＧＮに書き込んでおく。この書き込
みにおいて、ＣＰＵ１８は、アドレス・デコーダおよび
制御線ＡＬｉを介して目的のフックナンバ・レジスタＲ
Ｇｊを選択的に書込可能とし、データ・バス１２を介し
て該レジスタＲＧｊにフックナンバｈｊをロードする。

こうして、バグ・テーブル（第５図）にリストされてい
るフックナンバと同しポイント識別データかフックナン
バ・レジスタＲＧＩ、・・・・ＲＧＮに保持される。

しかして、第３図に示すように、ＲＯＭプログラムの実
行において、ＣＰＵ１８は、各ポイント（命令Ｃ）に達
したところで、そのフックナンバｈｉをデータ・バス１
２上に出力すると同時に書込制御信号ＷＲをアクティブ
状態にすることにより、そのフックナンバｈ［をレジス
タ２ｏに書き込む。そうすると、その）、クナンバｈｉ
はレジスタ２０より比較器ＣＰＩ、・・・・ＣＰＮに与
えられ、各比較器ＣＰｊにおいて、そのフックナンバｈ
１がフックナンバ・レジスタＲＧｊに保持されているフ
ックナンバｈｊ　と比較される。しかして、当該ポイン
トのフックナンバｈ１がバグ・テーブルにリストされて
いるものならば、（すなわち、該ポイントの後にバグｂ
ｇがあるならば）、いずれかの比較器で比較−散（ｈｉ
＝ｈｊ）が得られ）その比較器より“Ｈ”レベルの比較
一致信号か出力され、この信号は割込要求出力回路２２
に入力される。しかし、このフックナンバｈｊかバグ・
テーブルにリストされていなければ、（すなわち、該ポ
イントの後にバグｂｇがないならば）、いずれの比較器
でも比較一致は得られず、したがって割込要求出力回路
２２に“Ｈ”レベルの信号は入力されない。

一方、ＣＰＵ１８は、命令Ｃの次の命令ｃ’でリード信
号ＲＤをアクティブ（“Ｌ″）とし、これにより割込要
求出力回路２２を出方可能状態とする。上記のようにい
ずれかの比較器より“Ｈ”レベルの比較一致仁号か出力
されていれば、割込要求出力回路２２よりＨ”レベルの
信号が割込信号ＩＮＴ（またはＮＭＩ）か出力される。

ＣＰＵ１８は、この割込信号ＩＮＴ（ＮＭＩ）を受は取
ったときは、ＲＡＭに格納されている差替用の部分プロ
グラムＰｌ゛のアドレスｍｌにジャンプしその部分プロ
グラムＰ１゛を実行する。その結果、バグｂｇｌの実行
が回避される。このようなバグｂｇｉが存在しないとき
は、割込要求出力回路２２が割込信号ＩＮＴ（ＮＭＩ）
を出力することはないので、ＣＰＵ１８の割込処理（差
替部分プログラムＰｉの実行処理）もなく、命令Ｃ“に
続けて次のＲＯＭアドレスの命令りの実行に移る。

このように、本実施例では、ＲＯＭプログラムの各ポイ
ントＨ１におけるバグ・チエツクは、その時ＣＰＵ１８
より発生されるフックナンバを、バグ−テーブルにリス
トされレジスタに保持されているフックナンバの全てと
ハードウェア的に同時に比較することによって瞬時に行
う。これにより、バグのないポイントでは順駄な時間を
費やすことかなく、バグのあるポイントでは必要最小限
の時間でＲＡＭの部分プログラムに差し替えることがで
きる。

なお、本実施例において、ＣＰＵ１８は、ポイントＨｉ
の命令（Ｃ）でフックナンバｈｉを出力した後、次の命
令Ｃ”でリードサイクルを実行することにより、制御回
路より割込信号を選択的に受ける。このように、リード
サイクルを挿入したのはＣＰＵに命令キューがある場合
を考慮したためである。すなわち、命令キューのあるＣ
ＰＵでは、命令Ｃのライト・サイクル中に割込を待つこ
となく次の命令をフェッチするので、それから割込が入
ってもＣＰＵは割込処理に入れないという不具合が生ず
る。しかし、リードサイクルを挿入すると、このサイク
ル内でデータ取込みのための間があるので、割込が入っ
ても、これに応答することができる。

また、フックナンバ・レジスタＲＧの個数は任意に選ぶ
ことができる。動作モード（文字入力。

印字等）毎にフックナンバの入れ替えを行うことで、少
ない個数でも対応することが可能である。

［発明の効果］ 本発明は、上述したような構成またはステップを何する
ことにより、次のような効果を奏する。

請求項１のプログラムシーケンス制ｔＩＩ装置によれば
、バグの手前に位置するポイントを識別するデータをレ
ジスタ手段に保持しておき、各ポイントでＣＰＵより発
生させるポイント識別データと該レジスタ手段に保持し
ているポイント識別データとを照合し、その照合結果に
したがって選択的にＣＰＵに対する割込信号を発生する
ことによりハードウェア的に瞬時にバグ−チエツクを行
うようにしたので、バグのないポイントでは無駄な時間
を費やすことなく本プログラムの実行を進めることがで
き、バグのあるポイントでは必要最小限の時間でＲＡＭ
の部分プログラムに差し替えることができる。したがっ
て、ＣＰｔＪの処理速度が向上し、特にループ処理にポ
イントかある場合において大きな効果か得られる。

請求項２のプログラムシーケンス制御方法によれば、書
込サイクルでＣＰＵにポイント識別データを発生させ、
次に読出サイクルでＣＰＵに上記照合の結果を読み込ま
せるようにしたので、その照合結果次第で割込かかかっ
ても、ＣＰｔＪはこれに応動して差替用の部分プログラ
ムに切り替わることができ、これにより、命令キューの
あるＣＰＵでも上記のような本発明の効果が得られる。

【図面の簡単な説明】

第１図は、本発明の一実施例によるプログラムシーケン
ス制御装置の構成例を示すブロック図、第２図は、実施
例の制御装置とＣＰＵとの接続構成を示すブロック図、 第３図は、実施例の作用を説明するためのプログラム図
、 第４図は、ＲＯＭプログラムのバグを回避するための通
常の方法を示すプログラム図、第５図は、ＲＡＭの部分
プログラムに差し替えるためのバグ・テーブルを示す図
、および第６図は、従来方式の作用を説明するためのプ
ログラム図である。 図面において、 １０・・・・ＣＰＵ。 １８・・・・プログラムシーケンス制御装置、２０・・
・・レジスタ、 ＲＧＩ、〜ＲＧｎ・・・・フックナンバ・レジスタ、Ｃ
Ｐｌ、〜ＣＰｎ・・・・比較器、 ２２・・・・割込要求出力回路。 第２図 第３図 ＲＯＭブＤグラム 第４図

Claims (2)

【特許請求の範囲】
1. （１）記憶装置に格納したプログラム内に予め複数のポ
   イントを所定の間隔をおいて設定し、ＣＰＵの実行が各
   ポイントに達した時にそのポイントと次のポイントとの
   間にバグが存在しているかどうか検査し、そのようなバ
   グが存在しているときは一時的に別の記憶装置に格納し
   た差替用の部分プログラムを実行して前記バグの実行を
   回避するようにしたコンピュータシステムにおいて、各
   バグの手前に位置するポイントを識別するデータを保持
   するレジスタ手段と、 各ポイントでＣＰＵの発生するそのポイントを識別する
   データと前記レジスタ手段に保持されているポイント識
   別データとを照合する手段と、前記照合手段の照合結果
   にしたがって選択的にＣＰＵに対して前記差替用の部分
   プログラムを実行させるための割込信号を発生する手段
   と、を具備したことを特徴とするプログラムシーケンス
   制御装置。
2. （２）記憶装置に格納したプログラム内に予め複数のポ
   イントを所定の間隔をおいて設定し、ＣＰＵの実行が各
   ポイントに達した時にそのポイントと次のポイントとの
   間にバグが存在しているかどうか検査し、そのようなバ
   グが存在しているときは一時的に別の記憶装置に格納し
   た差替用の部分プログラムを実行して前記バグの実行を
   回避するようにしたコンピュータシステムにおいて、バ
   グの手前に位置するポイントを識別するデータを予め第
   １のレジスタ手段に保持しておき、各ポイントにてその
   ポイントを識別するデータをＣＰＵに書込サイクルで発
   生させて第２のレジスタ手段に書き込み、 前記第２のレジスタ手段に書き込まれたポイント識別デ
   ータと前記第１のレジスタ手段に保持されているポイン
   ト識別データとを照合し、 前記書込サイクルの直後に読出サイクルで前記照合の結
   果をＣＰＵに読み込ませ、照合一致の結果が得られたと
   きＣＰＵに割込処理として前記差替用の部分プログラム
   を実行させる、 ようにしたことを特徴とするプログラムシーケンス制御
   方法。