JPH04287231A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
- Publication number
- JPH04287231A JPH04287231A JP3051907A JP5190791A JPH04287231A JP H04287231 A JPH04287231 A JP H04287231A JP 3051907 A JP3051907 A JP 3051907A JP 5190791 A JP5190791 A JP 5190791A JP H04287231 A JPH04287231 A JP H04287231A
- Authority
- JP
- Japan
- Prior art keywords
- trap
- instruction code
- instruction
- interrupt
- microprocessor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 4
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はマイクロプロセッサに関
し、特に割込み制御を行うことができるマイクロプロセ
ッサに関する。
し、特に割込み制御を行うことができるマイクロプロセ
ッサに関する。
【０００２】
【従来の技術】ストアドプログラム方式のマイクロプロ
セッサにおいては、プログラムのデバッグのとき、任意
のプログラムを通過した時点でプログラムの実行を停止
させたいことが屡々発生する。
セッサにおいては、プログラムのデバッグのとき、任意
のプログラムを通過した時点でプログラムの実行を停止
させたいことが屡々発生する。
【０００３】このため、従来のマイクロプロセッサは、
任意のプログラムを通過した時点でトラップ割込みを発
生させるために、プログラムの実行を停止させたいアド
レスの命令を、割込みを発生させるトラップ命令と置き
換えることでこれを実現している。
任意のプログラムを通過した時点でトラップ割込みを発
生させるために、プログラムの実行を停止させたいアド
レスの命令を、割込みを発生させるトラップ命令と置き
換えることでこれを実現している。
【０００４】
【発明が解決しようとする課題】上述したような従来の
マイクロプロセッサは、トラップ割込みを発生させたい
箇所の命令コードを、トラップ命令と置き換えるため、
後にそれを復元するときのために、置き換えた命令コー
ドを別のエリアに保存しておく必要がある。
マイクロプロセッサは、トラップ割込みを発生させたい
箇所の命令コードを、トラップ命令と置き換えるため、
後にそれを復元するときのために、置き換えた命令コー
ドを別のエリアに保存しておく必要がある。
【０００５】このため、複数の箇所でトラップ割込みを
発生させたい場合は、命令の置き換え処理が複雑になる
という欠点を有している。
発生させたい場合は、命令の置き換え処理が複雑になる
という欠点を有している。
【０００６】
【課題を解決するための手段】本発明のマイクロプロセ
ッサは、トラップ割込みを発生させるか否かを示す１ビ
ットのトラップ情報を含む命令コードをフェッチしてそ
のフェッチした命令コードを実行するときに前記トラッ
プ情報をチェックするチェック手段と、前記チェック手
段における結果によって割込みを発生させる割込み発生
手段とを備えている。
ッサは、トラップ割込みを発生させるか否かを示す１ビ
ットのトラップ情報を含む命令コードをフェッチしてそ
のフェッチした命令コードを実行するときに前記トラッ
プ情報をチェックするチェック手段と、前記チェック手
段における結果によって割込みを発生させる割込み発生
手段とを備えている。
【０００７】すなわち、本発明のマイクロプロセッサは
、トラップ割込みを発生させるか否かを示す１ビットの
トラップ情報を含む命令コードの前記トラップ情報をチ
ェックしてトラップ要求信号を送出する命令実行ステー
ジと、前記命令実行ステージからの前記トラップ要求信
号を入力して割込みを実行させるプロセッサ制御部とを
備えている。
、トラップ割込みを発生させるか否かを示す１ビットの
トラップ情報を含む命令コードの前記トラップ情報をチ
ェックしてトラップ要求信号を送出する命令実行ステー
ジと、前記命令実行ステージからの前記トラップ要求信
号を入力して割込みを実行させるプロセッサ制御部とを
備えている。
【０００８】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００９】図１は本発明の一実施例を示すブロック図
、図２は図１の実施例に使用する命令コードの一例を示
すフォーマット図である。
、図２は図１の実施例に使用する命令コードの一例を示
すフォーマット図である。
【００１０】図１において、プロセッサ制御部１は、命
令コード先読みバッファ２と、パイプライン処理を行う
命令コードステージ３およびオペランドアドレス計算ス
テージ４およびオペランドデータ読出しステージ５およ
び命令実行ステージ６の各ステージの動作を制御する。
令コード先読みバッファ２と、パイプライン処理を行う
命令コードステージ３およびオペランドアドレス計算ス
テージ４およびオペランドデータ読出しステージ５およ
び命令実行ステージ６の各ステージの動作を制御する。
【００１１】命令コード１０は、命令フェッチによって
命令コード先読みバッファ２に格納されて命令コードス
テージ３に送られる。命令コード１０は、内部クロック
８に同期して命令コードステージ３およびオペランドア
ドレス計算ステージ４およびオペランドデータ読出しス
テージ５および命令実行ステージ６の各ステージに順次
送られる。
命令コード先読みバッファ２に格納されて命令コードス
テージ３に送られる。命令コード１０は、内部クロック
８に同期して命令コードステージ３およびオペランドア
ドレス計算ステージ４およびオペランドデータ読出しス
テージ５および命令実行ステージ６の各ステージに順次
送られる。
【００１２】命令実行ステージ６は、内部に有している
命令コード保持レジスタ７にラッチした命令コード１０
中のトラップ情報ビット１１（図２参照）のチェックを
行う。チェックした結果、トラップ情報ビット１１が“
１”のときは、トラップ要求信号９をプロセッサ制御部
１に送ってトラップ割込みを要求する。
命令コード保持レジスタ７にラッチした命令コード１０
中のトラップ情報ビット１１（図２参照）のチェックを
行う。チェックした結果、トラップ情報ビット１１が“
１”のときは、トラップ要求信号９をプロセッサ制御部
１に送ってトラップ割込みを要求する。
【００１３】プロセッサ制御部１は、トラップ要求信号
９を入力すると、トラップ割込み処理を実行させる。
９を入力すると、トラップ割込み処理を実行させる。
【００１４】
【発明の効果】以上説明したように、本発明のマイクロ
プロセッサは、トラップ割込みを発生させたい命令コー
ドのトラップ情報ビットにあらかじめ“１”を書込んで
おき、命令実行ステージにおいて命令コード中のトラッ
プ情報ビットのチェックを行い、トラップ情報ビットが
“１”のときにプロセッサ制御部にトラップ要求信号を
送ってトラップ割込み処理を実行させるようにすること
により、複数の箇所でトラップ割込みを発生させたい場
合に、複雑なハードウエアやソフトウエアを使用しなく
ても、簡単に命令の置き換え処理が実現できるというと
いう効果がある。
プロセッサは、トラップ割込みを発生させたい命令コー
ドのトラップ情報ビットにあらかじめ“１”を書込んで
おき、命令実行ステージにおいて命令コード中のトラッ
プ情報ビットのチェックを行い、トラップ情報ビットが
“１”のときにプロセッサ制御部にトラップ要求信号を
送ってトラップ割込み処理を実行させるようにすること
により、複数の箇所でトラップ割込みを発生させたい場
合に、複雑なハードウエアやソフトウエアを使用しなく
ても、簡単に命令の置き換え処理が実現できるというと
いう効果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】図１の実施例に使用する命令コードの一例を示
すフォーマット図である。
すフォーマット図である。
１ プロセッサ制御部
２ 命令コード先読みバッファ
３ 命令コードステージ
４ オペランドアドレス計算ステージ５
オペランドデータ読出しステージ６ 命令実行ス
テージ ７ 命令コード保持レジスタ ８ 内部クロック ９ トラップ要求信号 １０ 命令コード １１ トラップ情報ビット
オペランドデータ読出しステージ６ 命令実行ス
テージ ７ 命令コード保持レジスタ ８ 内部クロック ９ トラップ要求信号 １０ 命令コード １１ トラップ情報ビット
Claims (2)
- 【請求項１】 トラップ割込みを発生させるか否かを
示す１ビットのトラップ情報を含む命令コードをフェッ
チしてそのフェッチした命令コードを実行するときに前
記トラップ情報をチェックするチェック手段と、前記チ
ェック手段における結果によって割込みを発生させる割
込み発生手段とを備えることを特徴とするマイクロプロ
セッサ。 - 【請求項２】 トラップ割込みを発生させるか否かを
示す１ビットのトラップ情報を含む命令コードの前記ト
ラップ情報をチェックしてトラップ要求信号を送出する
命令実行ステージと、前記命令実行ステージからの前記
トラップ要求信号を入力して割込みを実行させるプロセ
ッサ制御部とを備えることを特徴とするマイクロプロセ
ッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3051907A JPH04287231A (ja) | 1991-03-18 | 1991-03-18 | マイクロプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3051907A JPH04287231A (ja) | 1991-03-18 | 1991-03-18 | マイクロプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04287231A true JPH04287231A (ja) | 1992-10-12 |
Family
ID=12899951
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3051907A Pending JPH04287231A (ja) | 1991-03-18 | 1991-03-18 | マイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04287231A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012086288A1 (ja) * | 2010-12-20 | 2012-06-28 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 例外の制御方法、システムおよびプログラム |
| US9710270B2 (en) | 2010-12-20 | 2017-07-18 | International Business Machines Corporation | Exception control method, system, and program |
-
1991
- 1991-03-18 JP JP3051907A patent/JPH04287231A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012086288A1 (ja) * | 2010-12-20 | 2012-06-28 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 例外の制御方法、システムおよびプログラム |
| JP5822848B2 (ja) * | 2010-12-20 | 2015-11-25 | インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ | 例外の制御方法、システムおよびプログラム |
| US9710270B2 (en) | 2010-12-20 | 2017-07-18 | International Business Machines Corporation | Exception control method, system, and program |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP6807383B2 (ja) | 転送プレフィックス命令 | |
| US7020871B2 (en) | Breakpoint method for parallel hardware threads in multithreaded processor | |
| RU2334268C2 (ru) | Команды для поддержки обработки шифрованного сообщения | |
| US4967338A (en) | Loosely coupled pipeline processor | |
| US10642710B2 (en) | Apparatus and method for generating and processing a trace stream indicative of execution of predicated vector memory access instructions by processing circuitry | |
| JP2513417B2 (ja) | 情報処理装置 | |
| JPH04287231A (ja) | マイクロプロセッサ | |
| JP2000353092A (ja) | 情報処理装置及びそのレジスタファイル切替方法 | |
| JPH04350732A (ja) | マイクロプロセッサ | |
| JPH06295243A (ja) | データ処理装置 | |
| JPH1196006A (ja) | 情報処理装置 | |
| JP3670646B2 (ja) | レジスタ転送オペレーション | |
| JP2536726B2 (ja) | マイクロプロセッサ | |
| JPH07244588A (ja) | データ処理装置 | |
| US6807628B2 (en) | System and method for supporting precise exceptions in a data processor having a clustered architecture | |
| JPH06324861A (ja) | Ｃｐｕ制御システム及び制御方法 | |
| JP3437135B2 (ja) | プログラム実行制御システム及びその方法 | |
| JP2806690B2 (ja) | マイクロプロセッサ | |
| JP2687750B2 (ja) | 電子計算機用処理装置 | |
| WO2023188905A1 (ja) | 情報処理装置、及び情報処理装置の動作制御方法 | |
| JPH0877037A (ja) | ジャミング装置 | |
| JPH03252731A (ja) | マイクロプロセッサ | |
| JPS5875256A (ja) | 実行命令遂行状態のモニタ方式 | |
| JPS6149695B2 (ja) | ||
| JP2007304926A (ja) | 情報処理方法および命令生成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000111 |